资源列表
100vhdl
- 100个简单而使用的以 Quartus软件为基础的 VHDL程序 看看对你会有一定的帮助
SIMTUT_TB.VHD
- 用StateCAD设计一个“串进并出的加法器”状态机，并使用StateCAD测试激励生成器设计测试激励，验证该状态机，掌握完整的StateCAD设计流程.
stopwatch_tb.vhd
- 用ISE中各种工具设计“运动计时表”.加深对FPGA/CPLD设计流程的理解，体会ISE集成的各种设计工具的使用方法与技巧。
ModularDesign
- 一个简单的Modular Design设计,源代码，分别用Verilog和VHDL两种语言描述，本设计顶层模块由3个子模块组成.
LVDS
- 以LVDS设计为例学习ISE中的时序分析以及低层布局器的使用方法 在底层布局器中对LVDS管脚进行约束的方法，底层布局器设计流程，底层布局器中的位置约束，时序分析器的使用方法，时序改进向导的使用等.
ddswase
- dds信号发生器，可以产生任意频率的正弦波，发波和谐波.已经编译通过
suocun
- vhdl3分频功能看名字就知道了，还用多说什么吗，大家都是聪明人
FPGA
- HDTV视频内容创作的繁荣以及在带宽受限的广播信道环境中传送这些视频内容的方法，不断催生新的视频压缩标准和相关视频图像处理设备。
fifo-1117
- 这是异步FIFO的VHDL实现代码，已经在FPGA上通过实践证明，运行状态良好
ditie
- 以一个完整的状态机来实现自动售票机的所有功能，这样设计较为方便 ，不用分片制作。 但缺点是实际功能会受到一些影响（器件选择上的问题）。
ro_cnt
- 小型的计数器编码，采用verilog语言，经测试可通过
MCU
- 超声波测距传感器-如何DIY一个属于你的超声波测距传感器。