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  1. source

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  2. 2. /qdr2/source/qdr2_io.v > Top level file includes declarations of HSTL1 and LVTTL I/O standards /qdr2/source/qdr2.v > Main module of the QDR memory controller /qdr2/source/pipeline.v > Pipeline module for increasing performance
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-16
    • 文件大小:16kb
    • 提供者:liuxuemin
  1. bch_dec_enc_dcd

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  2. 关于BCH的编码器和译码器,可实现16位,32位,64位,128位的编码和译码纠错,2位纠错,Verilog实现-On the BCH encoder and decoder, can achieve 16-bit, 32-bit, 64-bit, 128-bit encoding and decoding error correction, 2-bit error correction, Verilog implementation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-16
    • 文件大小:1.05mb
    • 提供者:小小
  1. mac

    0下载:
  2. 基于网口的收发数据及解析数据内容的verilog代码实现-Based on the Internet port to send and receive data and parse the contents of the data verilog code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-13
    • 文件大小:139.51kb
    • 提供者:施楠
  1. my_emac

    0下载:
  2. modelsim仿真网口MAC收发数据包的实现代码-Modelsim simulation port MAC transceiver packet implementation code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-16
    • 文件大小:2kb
    • 提供者:施楠
  1. denoise_tb

    0下载:
  2. 基于Bayer算法的图像实时采集去噪处理的仿真实现方法-Simulation of Real- time Image Denoising Based on Bayer Algorithm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-13
    • 文件大小:2.01kb
    • 提供者:施楠
  1. file_test

    0下载:
  2. modeslsim仿真读写文档内容的实现以及显示操作内容的功能-Modeslsim simulation to read and write the contents of the document and display the contents of the operation of the function
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-15
    • 文件大小:1kb
    • 提供者:施楠
  1. Version1_6

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  2. 基于VHDL硬件语言描述的mc8051的IP核,适用于将8051IP核移植到FPGA开发板上的实验,极大的减轻了初学者的工作量- U57FA u4E8EVHDL u786C u4EF6 u8BED u8A0 u63CF u8FF0 u7684mc8051 u7684IP u6838 uFF0C u9002 u7528 u4E8E u5C068051IP u6838 u79FB u690D u5230FPGA u5F00 u53D1 u677F u4
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-14
    • 文件大小:225.62kb
    • 提供者:解兵兵
  1. Serial12212

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  2. 基于串口的PFGA 任意脉冲发生器,非常方便的,可以直接用于工程的代码-Based on the serial PFGA arbitrary pulse generator, very convenient, can be directly used for the project code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-12
    • 文件大小:6.05mb
    • 提供者:柯毅东
  1. Pulse.guo

    0下载:
  2. 基于串口的PFGA 任意脉冲发生器,非常方便的,可以直接用于工程的代码-Based on the serial PFGA arbitrary pulse generator, very convenient, can be directly used for the project code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-14
    • 文件大小:8.7mb
    • 提供者:柯毅东
  1. Verilog-trafficLights

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  2. 使用格雷码和one-hot码设计的交通灯程序-Gray code using traffic lights and one-hot code design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-14
    • 文件大小:443kb
    • 提供者:盛迪
  1. 333

    0下载:
  2. 课程设计设计主要使用了VHDL语言,采用的开发软件是Quartus-II,设计一个循环彩灯控制器和数字显示秒表。在Quartus-II开发平台下进行了编译、仿真。-Cycle lantern controller and digital display stopwatch
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:
    • 文件大小:187.27kb
    • 提供者:麦琪
  1. pipelined_fft_256

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  2. fft 256点傅里叶变换,功能正确、好用-fft 256 point Fourier transform function properly, easy to use
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-12
    • 文件大小:216.6kb
    • 提供者:林立强
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