资源列表
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- 频率合成器实例模块（VHDL编写）
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- FPGA信号调制通信系统设计实例
asynchoronization_FIFO_design
- 《Verilog HDL 语言编程》 异步FIFO设计（基于Verilog)
RS(204_188)decoder
- <Verilog HDL 语言编程》 RS(204,188)译码器的设计
Multplier
- 《Verilog HDL语言编程》 常有加法器（基于Verilog）
sdram
- sdram test controller altera
huawei_logic_Design
- FPGA逻辑设计，vhdl/verilog altera/xilinx 介绍
Vhdl
- 能更快的了解VHDL 让人更好的入门 里面有大量的实例分析
shu_zi_zhong
- 这个程序主要介绍了数字钟用VHDL的写法，希望对大家有用
suoxianghuan
- 锁相环的仿真以及含有文本，希望能有帮助。锁相环对通信中还是很重要的
onehehe
- verilog设计的4位频率计，可以测量方波、三角波、正弦波；测量范围10Hz～10MHz，测量分辨率1Hz，测量误差1 Hz；测量通道灵敏度50mv
iic_bus_example
- 使用vhdl构建的iic总线，对应与fpga的硬件开发平台