资源列表
dsbyte
- cpld下在线资料ByteBlaster
verilog100
- 一百多个例子很好的verilog 学习资料，大家可以多多参考，适合初学者学习
dds
- DDs直接数字频率合成器的源代码，其中包括采用IP核和普通两种方式
SIGNAL_ALL
- 通信基带信号发生器的设计，采用单片机输入频率和波形，在FPGA中实现频率和波形生成
0522
- 自己今年的毕业设计DDS波形发生器,有正弦波,方波,三角波,锯齿波.
uart
- 基于FPGA的uart控制器，波特率可选，VHDL编程，Quartusii 6.0 平台，vhdl语言编程
clr_m
- 用FPGA实现的模糊控制器 部分用VHDL编写的源程序
div16_8
- 用FPGA实现模糊控制器 部分用VHDL语言编写的源程序
datacont
- 使用vriloge硬件描述语言设计数字频率计，其对于高频测量精确，可测范围0—99999999HZ，在MAX+PLUSII中运行通过并在实验箱上运行通过达到要求
DA_FIR
- 基于分布式算法的FPGA实现的FIR滤波器源码，VHDL语言编写的，下载工程文件后可直接在QuartusII7.0上运行。
wtut_vhd
- 有关秒表的设计，很详细，包括测试文档，已经通过仿真。可供参考
wtut_ver
- verilog HDL语言编写的数字秒表，仿真已经通过，可供参考