资源列表
zhuan2_10
- 用于FPGA/CPLD开发的2进制转换成BCD码的程序。-For FPGA/CPLD development of two binary into BCD code procedures.
fenpin
- 此程序为对外部时钟进行500000分频，采用VHDL语言编写。-This program is on the external clock frequency 500000, using VHDL language.
xianshi_hs
- 用调用函数的方式编写的共阳数码管16进制显示的程序。可方便扩展显示位数。-Call the function with the way Yang prepared a total of 16 hexadecimal display of digital control procedures. Can be easily extended display digits.
PL_auto1
- 自动售饮料控制器 (1) 该系统能完成货物信息存储、进程控制、硬币纸币处理、余额计算和显示等功能； (2) 该系统可以销售20种货物，每种的数量和单价在初始化时输入，在存储器中存储。用户可以用1元和5角的硬币以及20元、10元、5元、1元纸币进行购物，按键进行选择。 (3) 系统根据用户输入的货币，判断钱币是否够，钱币足够则根据顾客的要求自动售货，钱币不够则给出提示并退出。 (4) 系统自动计算出应找钱币余额和库存数量并显示。 -Beverage vending contro
sasc_latest.tar
- rs232 verilog port from opencores.org
ASSIGNMENT_1
- its an assignment given to us on 2 way traffic controller
ep1c629_dds
- 直接数字式频率合成器dds源代码加测试代码-Direct Digital Frequency Synthesizer dds source code plus test code
COUNT
- 设计一个最大分频为225的分频器，将50MHz时钟作为输入。分频器可以通过计数器来实现，通过一个25位的计数器，然后在最后一位输出，则产生了一个最大分频为225的分频器。-Design a maximum frequency divider 225, the 50MHz clock as input. Divider can be achieved through the counter, through a 25-bit counter, and then the last one out,
lsh
- 基于Verilog的状态机的流程图及源代码-Verilog state machine based on the flow chart and code
PWM
- 一个用Verilog实现PWM硬件的开发实例 -PWM hardware using Verilog implementation of a development instance
clock
- 基于Verilog的数字时钟的源代码 用quartusII7.2软件仿真通过-Verilog-based digital clock
123
- 基于VHDL的防抖型矩阵式键盘设计.pdf-VHDL-based anti-shake type of keyboard design matrix. Pdf