资源列表
Pcit32vhdl
- PCI 32 target IP for Fpga/asic Designer
mstr_mem32
- Master MemoryExamples for MT32 v1.0.0 Rtl core
pci_express_crc
- PCI express CRC rtl core for Fpga/asic Designer
zyj
- 包含了电子时钟的主要功能,输入CLK为1KHZ,输出为动态扫描8段CLD显示.有闹铃,正点报时,时间调整.调整时能够闪烁显示.本时钟为24小时制.课程设计优秀通过.运行平台:MAX+PLUS2.
VHDL
- 自编自写的ＶＨＤＬ代码，用于实现全加器功能，可能有误
spi.tar
- SPI(serial port interface)的Verilog/VHDL源代碼，已模擬並驗證。
usb_blaster
- usb下载电缆全部资料，包括pcb和源代码，非常不错
pll
- fpga中pll时钟实现的源代码，可实现倍频或分频
jtag
- jtag技术规范，以及标准的并口jtag下载电缆的资料
autosale
- 采用vhdl语言编写的自动售货机程序。如有需要的可以下载参考
trafficcontrol
- 十字路*通控制器,主,支路的交通灯控制,带左拐的信号灯.
jishuqi
- VHDL计数器功能从００００到ffff记数