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  1. shiyan_1

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  2. 这是一个VHDL的程序,计数器程序实现输入输出从1到8的记数,完成这样的一个功能。-This is a VHDL program, program counter input and output from count 1 to 8, to complete such a feature.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-23
    • 文件大小:480.36kb
    • 提供者:方成全
  1. modelsim_image_processing

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  2. 使用fpga开发图像处理时往往会遇到各种困难,调试周期比较长,尤其是输入输出接口。但我们想先研究算法,所以这里给出了一个工具,可以帮助我们实现这个功能。这个工具作为辅助工具,算法实现部分可以通过modelsim来完成-Image processing using fpga development often will encounter various difficulties, debug cycle is relatively long, especially input and outpu
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-21
    • 文件大小:1.94mb
    • 提供者:zhaojkun
  1. frequency_counter

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  2. 基于等精度方法的的频率测量的verilog代码,结合单片机使用-Based methods such as precision frequency measurement of the verilog code, combined MCU
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-20
    • 文件大小:8.48mb
    • 提供者:langyu
  1. fre_count

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  2. 基于等精度测量的频率计,结合单片机使用,说明详细。-Based on the measurement precision frequency meter, etc., combined MCU
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-26
    • 文件大小:344.3kb
    • 提供者:langyu
  1. fpga10elevator

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  2. 能实现10层楼的载客电梯控制,基于方向优先原则,一共分为四个模块。-To achieve the 10-storey passenger elevator control, based on direction priority principle, total is divided into four modules.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-01
    • 文件大小:470.19kb
    • 提供者:石侠军
  1. ddsProm

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  2. dds 频率可控,32位 输出为12位 已含有.hex文件,直接装载致ROM即可~-dds frequency-controlled, 32-bit output is 12 already contains. hex file can be loaded directly caused ROM ~
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-25
    • 文件大小:11.83kb
    • 提供者:jiangzhe
  1. ds18b20

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  2. 基于BASYS2开发板的DS18B20多功能温度计。 1.温度测量,四位数码管显示 2.温度上下限设置 3.超温报警 4.自制重力感应(4路水银开关)-BASYS2 development board based on DS18B20 multifunction thermometer. 1 temperature measurement, four digital display 2 upper and lower temperature settings 3. Overtem
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-21
    • 文件大小:774.67kb
    • 提供者:潘健森
  1. TLC549_ADC

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  2. AD转换经过测试之后验证,能稳定输出采样数据,达到基本的设计要求和功能。-Tested verified after AD conversion, can stabilize the output sample data, designed to meet the basic requirements and capabilities.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-22
    • 文件大小:1.99kb
    • 提供者:珍宝
  1. verilog_xiaodou

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  2. Verilog的消抖设计,这两篇都是我的精华,并且经过开发板的测试验证,我想对大家会很有帮助的。-The debounce Verilog design, which two are my essence, and after development board test validation, I think would be helpful to everyone.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-29
    • 文件大小:30.03kb
    • 提供者:珍宝
  1. shumaguan

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  2. 7段数码管测试:以动态扫描方式在8位数码管“同时”显示0--7 动态显示的方法是,按一定的频率轮流向各个数码管的COM端送出低电平,同时送出对应的数据给各段-7-segment digital tube test: dynamic scanning in eight digital tube "simultaneously" Showing 0- 7 Dynamic display method is to rotate at a certain frequency to each di
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-14
    • 文件大小:1.31kb
    • 提供者:珍宝
  1. exercise

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  2. 功能简单的测试文件,主要是对于初学者自己玩玩就好了-simple and easy
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-27
    • 文件大小:5.24kb
    • 提供者:David
  1. 24seconds

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  2. 24秒倒计时的vhdl程序,采用Max plus -24 seconds countdown vhdl procedures, using Max plus II
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-14
    • 文件大小:397.1kb
    • 提供者:wjk
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