CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 源码下载 嵌入式/单片机编程 VHDL编程

资源列表

« 1 2 ... .92 .93 .94 .95 .96 2697.98 .99 .00 .01 .02 ... 4323 »
  1. bpsk_spread_spectrum_modulator_demodulator

    0下载:
  2. code for bpsk spread spectrum modulator used in cdma -code for bpsk spread spectrum modulator used in cdma ..
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:7.5kb
    • 提供者:ANIL
  1. counter

    0下载:
  2. -- Mod-16 Counter using JK Flip-flops -- Structural descr iption of a 4-bit binary counter. -- The first two design entities describe a JK flip-flop and a 2-input AND gate respectively. -- These are then packaged together along with a signal
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:1.19kb
    • 提供者:jgc
  1. waveformgenerator

    0下载:
  2. The following information has been generated by Exemplar Logic -- and may be freely distributed and modified. -- -- Design name : smart_waveform -- -- Purpose : This design is a smart waveform generator. -The following information has be
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:923byte
    • 提供者:jgc
  1. generadorfrecuencia

    0下载:
  2. Frecuenzy generator with the following in and out, Frecuencia : IN STD_LOGIC_VECTOR(3 DOWNTO 0) CLK : IN STD_LOGIC CLKOut : OUT STD_LOGIC-Frecuenzy generator with the following in and out, Frecuencia : IN STD_LOGIC_VECTOR(3 DOWNTO 0
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:3.16kb
    • 提供者:jgc
  1. GeneradorFunciones

    0下载:
  2. Sine signal generator with the following I/O entity sinewave is port (clk :in std_logic dataout : out integer range -128 to 127 ) end sinewave -Sine signal generator with the following I/O entity sinewave is port (clk :in std
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:616byte
    • 提供者:jgc
  1. Universal-Register

    0下载:
  2. Octal D-Type Register with 3-State Outputs -- Simple model of an Octal D-type register with three-state outputs using two concurrent statements.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:996byte
    • 提供者:jgc
  1. Octal-D-Type-Register

    0下载:
  2. Octal D-Type Register with 3-State Outputs -- Simple model of an Octal D-type register with three-state outputs using two concurrent statements.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:546byte
    • 提供者:jgc
  1. mips_core

    0下载:
  2. mips的一个模型,基本实现了mips处理器功能-a model for mips cpu。
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.36kb
    • 提供者:冷金喜
  1. EP2C5test

    0下载:
  2. EP2C8T144测试程序,实现跑马灯功能-EP2C8T144 test program, to achieve marquee functions
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:252.97kb
    • 提供者:钟员
  1. spreadcdma

    0下载:
  2. spread spectrum cdma materials
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:340.91kb
    • 提供者:ANIL
  1. code

    0下载:
  2. 两个AD代码,一个是FPGA的(基于verilog) ,另一个是单片机的(基于汇编)。 还有两个基于c语言的单片机程序。还有一个脉冲宽度调制的verilog程序-Two AD code, one FPGA (based on verilog), the other is the microcontroller (based on the compilation.) There are two microcontrollers based on c language program. Ther
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:4.24kb
    • 提供者:林龙润
  1. Sidge

    0下载:
  2. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:723.8kb
    • 提供者:sky060
« 1 2 ... .92 .93 .94 .95 .96 2697.98 .99 .00 .01 .02 ... 4323 »
搜珍网 www.dssz.com