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FPGAclock
- FPGA设计中，时钟设计是很重要的一环，本文主要描述了FPGA设计中时钟设计的重要事项-FPGA design, clock design is a very important part, this paper describes the design of FPGA design, the clock on important issues
jtd
- verilog编写的交通灯程序。内有波形仿真-traffic light program written in verilog. There waveform simulation
0792386043
- Rapid Prototyping of Digital Systems
zzchufaqi
- vhdl 除法器 eda课程设计用。 设计一个两个五位数相除的整数除法器。用发光二极管显示输入数值，用7段显示器显示结果十进制结果。除数和被除数分两次输入，在输入除数和被除数时，要求显示十进制输入数据。采用分时显示方式进行，可参见计算器的显示功能。-divider vhdl eda curriculum design purposes. Design a two five-digit integer divider division. Enter the value with the lig
VHDL_decimal_settable_counter
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VHDL_simple_settable_clock
- 基于Xilinx ISE软件的用VHDL编写的一个简易的可调节时钟，具有时、分、秒功能-Xilinx ISE based,a simple settable clock using VHDL, with hours, minutes, seconds functions
lab5_doc
- FPGA很好的实验代码，用verilog进行编写的！-FPGA，used verilog HDL！
one_clk
- Verilog 中 1:1 分频 电路，实践中可能会用到，这种方法，我也想了很久 -verilog frequency
fpga_ledtest
- 用点亮LED来测试FPGA的代码，EP2C8Q240-Test FPGA by ligth LED
IEEE SystemVerilog3.1a语言参考手册.cn
- IEEE SystemVerilog3.1a语言参考手册.cn.chm
xps_ll_temac
- This document provides the design specification for the XPS_LL_TEMAC soft Ethernet core
LIP1745CORE_uart_txfsm
- UART TX FSM Verilog source code