CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 源码下载 嵌入式/单片机编程 VHDL编程

资源列表

« 1 2 ... .06 .07 .08 .09 .10 3311.12 .13 .14 .15 .16 ... 4323 »
  1. organ

    0下载:
  2. Altera QUARTUS 7.2的矩阵键盘电子琴完整工程(含源码),在EP2C20芯片上实现-Altera QUARTUS 7.2 Project of matrix keyboard electronic organ, implement on EP2C20 chip.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:6.1kb
    • 提供者:小张
  1. motor_control

    0下载:
  2. 步进电机控制程序,用vhdl实现。可实现电机的正反转控制-Stepper motor control program, using vhdl implementation. Positive inversion of motor control can be realized
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:688byte
    • 提供者:haibo
  1. 61EDA_D994

    0下载:
  2. 基于FPGA的 温度传感器 DS18B20接口设计-FPGA DS18B20
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:3.08kb
    • 提供者:碧雪情空
  1. watch

    0下载:
  2. 数字钟,简单的数电应用,电子表源程序,常用也使用-watch
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:6.26kb
    • 提供者:周丽
  1. FPGAoptimal

    0下载:
  2. 基于ALtera公司的若干款FPGA的调试经验,对初学者有重要价值-ALtera a number of sections based on the company' s FPGA debugging experience, great value for beginners
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:251.41kb
    • 提供者:武忡波
  1. freedev_i2c

    0下载:
  2. FREEDEV数字应用开发板上的I2C总线IP核的verilog描述-FREEDEV digital application development board I2C bus IP core verilog descr iption of
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:224.83kb
    • 提供者:武忡波
  1. user_logic_SEG7_LUT_8

    0下载:
  2. freeDev数字应用开发板中的七段数码管的IP核的verilog实现-freeDev digital application development boards in the seven-segment digital tube of the IP core implementation of the verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:2.04kb
    • 提供者:武忡波
  1. user_logic_VGA_Controller

    0下载:
  2. freeDev数字应用开发板中的VGA控制器的IP核的verilog实现-freeDev digital application development board of the VGA controller IP core implementation of the verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:69kb
    • 提供者:武忡波
  1. 07070608-2.2

    0下载:
  2. 利用VHDL语言设计一个分频器,输入为CLK,输出分别为CLK1、CLK8、CLK256、 CLK1024-The use of VHDL language design a divider, input CLK, the output respectively, CLK1, CLK8, CLK256, CLK1024
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:37.29kb
    • 提供者:
  1. example

    0下载:
  2. 自己编写的经过QuartusII验证的Verilog HDL程序,可以实现常见功能-After QuartusII their written procedures for verification of the Verilog HDL, can achieve common features
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:5.56kb
    • 提供者:shangyong
  1. 20080923

    0下载:
  2. This is nice paper on soft output viterbi error correcting algorithm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:167.54kb
    • 提供者:shubh
  1. ad_converter

    0下载:
  2. 该代码可实现FPGA对AD转换器的控制,使用的是状态机-THE CODE CAN REALIZE THAT XILINX FPGA CONTROL AD CONVERTER BY USING STATEMENT MECHIN3
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:2.69kb
    • 提供者:hejianjun
« 1 2 ... .06 .07 .08 .09 .10 3311.12 .13 .14 .15 .16 ... 4323 »
搜珍网 www.dssz.com

浏览历史记录

关闭