资源列表
ddr-sdram
- DDR SDRAM控制器verilog代码及中文说明文档,对DDR开发很有用的哈。-Verilog source code for DDR SDRAM controler design,including guide book in chinese.
io
- io 组件，用vhdl实现io端口的控制，包括输入输出，握手信号，-io port VHDL code
LFSR
- LFSR模块，单个模块，实现移位寄存器，生成测试用pattern-LFSR
ROM
- ROM模块，功能在于，是创建一个简易的rom模块-rom
ALU
- alu 模块，算术逻辑单元，实现简单的控制模块，有最基本的几条指令-alu instruction
sequenceur_demo
- sequenceur,该模块的主要功能是，控制器，在基本的risc架构中，实现各个模块的控制-sequenceur，control
lcdcontrol
- 液晶的控制，有VHDL语言实现-lcd control
paobiao
- 基于Verilog HDL的完整数字跑表工程，在试验机台上运行验证通过了的。 用8位7段数码管分别显示微妙，秒，分。 有开始，暂停，复位功能。 学习VerilogHDL的经典例子，添加了显示功能。-Complete Verilog HDL-based digital stopwatch works in the test machine is running verify pass the platform. With 8-bit 7-segment digital tube sho
D
- VHDL数字频率计（1）频率测量范围： 10 ～ 9999Hz 。 （2）输入电压幅度 >300mV 。 （3）输入信号波形：任意周期信号。 （4）显示位数： 4 位。 （5）电源： 220V 、 50Hz -vhdl
rom
- A ROM to build a squaring circuit
alu_wide2
- Generating a wider ALU from two small ones