资源列表
012
- 给大家上传一本非常好的关于verilog-hdl的电子书，实用，易懂，易学。此为 第十二章
013
- 给大家上传一本非常好的关于verilog-hdl的电子书，实用，易懂，易学。此为 第十三章
DIFPGA.RAR
- 关键字： 基带 采样 频谱 信号
alu
- 4位ALU逻辑运算单元，可进行加法、减法、逻辑运算、移位等操作。
opb_wb
- 这是一个连通OPB和Wishbone Bus的Bridge, 能够让OPB与开源的Wishbone Bus连接通信， 从而使用基于Wishbone的许多开源IP Core
fenpin1
- VHDL分频器，利用分频比较错法，要实现K=324/28=8.3571428571...的分频周期为28，18个8分频和10个9分频循环，所以设一个０到２7的循环计数器，每当1、4、7、10、13、16、19、22、27时进行9分频，其他时为8分频；为使占空比尽量接近50％，需要在每一个8或9分频中设定一下输出几个时钟的0和1。
61EDA_D159
- 正弦波 发生器,VHDL的应用和处理,可以产生任意波形
Counter
- VHDL硬件描述，使用环境为Quartus2 6.1 分别为16进制及60进制计数器的源代码
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- 高效结构的多输入浮点乘法器在FPGA上的实现
time_run
- verilog描述 年月日，小时分秒的显示，2000~2099年的万历年循环 用set控制，设置状态，按一下改变一个设置，正常显示时，按set进入小时设置，依次是分钟，年，月，天（天设置带懂周变换） 在设置状态，按一下ADJ，加一下，按cf就减1，同步修改显示；设置状态下，按mode键或是60秒无按键，推出设置状态，返回正常显示 正常显示是，按ADJ，进行24，12小时显示切换，带AM_PM显示
minusself23to0
- verilog描述 23：59：59-00：00：00自减计时器 按set键，进入设置，依次是反向计时，小时，分钟，秒设置，然后有进入反向计时， 在方向计时状态，按timmer键，进入计时，在计时状态，按timmer可以暂停和计时切换， 暂停状态，按ADJ,直接清零，设置状态按timmer键或是60秒无外部输入信号，退出设置状态
fsk
- 采用vhdl实现fsk调制信号，输入信号可以采用随机码。