资源列表
SPI_VHDL
- this the simple of CC25oo verilog HDl code for FPGA thank you-this is the simple of CC25oo verilog HDl code for FPGA thank you
DPSK
- DPSK调制信号的生成，通过MATLAB生成测试数据，用quartusII软件编译并仿真-DPSK signal
fir
- 使用VHAL语言编写的一个fir滤波器，通过modelsim进行仿真-fir filter
div
- 使用quartusII软件，Verilog语言编写的一个分频器，仿真测试通过- frequency dividing circuit
ROM
- 使用Verilog语言编写的ROM，根据ROM逻辑，自己写的一个ROM，并仿真实现功能-read only memory
stack
- 根据堆栈逻辑结构，使用Verilog编写的一个堆栈，并通过仿真实现了功能-fist in last out
KEY_LED_FPGA_VerilogHDL
- FPGA按键与LED，Verilog HDL代码-FPGA buttons and LED, Verilog HDL code
LCD1602_FPGA_VerilogHDL
- FPGA LCD1602显示，Verilog HDL代码-FPGA LCD1602 display, Verilog HDL code
LCD12864_FPGA_VerilogHDL
- FPGA LCD12864，Verilog HDL代码-FPGA LCD12864, Verilog HDL code
UART_FPGA_VerilogHDL
- FPGA RS232串口通信，Verilog HDL代码-FPGA RS232 serial communication, Verilog HDL code
J_TAP-state-transitions-described
- J_TAP状态转换描述程序，用VHDL语言描述J_tap的状态转换，可直接烧到EDA进行硬件实现。-J_TAP state transitions described in the program, J_tap using VHDL language to describe the state transitions can be directly burned EDA hardware implementation.
sp605_IBERT_rdf0036_13.3_c
- 此文件是用所需的时钟缓冲器岁设计示例顶部包装。用户逻辑可以在此包装和岁设计实例化。XILINX官方参考设计。-This file is an example top wrapper for the ibert design with the required clock buffers. User logic can be instantiated in this wrapper along with the ibert design.