资源列表
Combinational
- this is a sample of combinational circuit in Verilog and VHDL. such as multiplexer, decoder, adder etc
hdlsrc_new
- CIC滤波器实现，级联FIR，节省资源-CIC filter
lpc
- LPC总线从设备的verilog设计,包含状态机和中断功能。-verilog code for LPC device
WEIGHT_UPDATE_BLOCK
- weight updateblock of lms algorithm
latche_nik
- this are simple vhdl latches
chap3
- 基于quartus 的一些程序 都是verilog 还是比较有用的
ch8ex
- 几个简单数字逻辑电路的VHDL代码，带有简单的说明-A few simple digital logic circuits VHDL code, with a simple note
lcd_ct-2
- VHDL LCD colntroller
rc_adder
- Ripple carry adder program written in VHDL
vhdl_text3
- 设计一个数据宽度8bit，深度是16的 同步FIFO(读写用同一时钟)，具有EMPTY、FULL输出标志。 要求FIFO的读写时钟频率为20MHz， 将1－16连续写入FIFO，写满后再将其读出来（读空为止）。 仿真上述逻辑的时序-Design a data width 8bit depth of 16 the synchronization FIFO (read and write with the same clock), EMPTY, FULL output fla
adder4
- verilog加法器,附加测试文件 可用modelsim 仿真实现
VHDL_piano
- 用VERILOG语言编写的电子琴程序.用GW48教学实验箱仿真的-Using Verilog language organ procedures. GW48 teaching experiment with simulation boxes