资源列表
program
- traffic light controller
md5
- MD5 算法在Xilinx FPGA上的实现，希望对大家有用。
digital-clock-for-vhdl
- 6数码管显示时钟，带调时功能，能设置闹钟，闹钟响可人为停止，整点报时，带屏保，12和24小时制手动切换，可人为设置时间为倒计时-failed to translate
switch_system_verilog
- It is verification environment made in system verilog for verification of switch
viterbi219
- 2,1,9)卷积编解码器，译码部分采用Vitebi译码算法，设计使用Verilog HDL语言，在Modelsim平台下仿真通过--(2,1,9) convolutional codec, decoding part decoding algorithm used Vitebi design using Verilog HDL language simulation in ModelSim platform
verilog
- verilog实现的数字频率计8位数码管输出显示同时矩形波分档输出-verilog implementation of digital frequency meter
ARM7SEG
- this code gives the ARM processor function in 7segment
crc_verilog_xilinx
- verilog 代码的循环冗余校验crc实现的源程序，请大家指教-verilog crc
DDS
- FPGA基于FPGA的DDS设计verilog程序-FPGA DDS project verilog procedure
dds
- DDS电路的 VHDL设计，主要累加器和相位/幅度转换两部分组成。-Circuit design of DDS VHDL, main accumulators and phase/range conversion two parts.
DAC7571
- DAC7571各种模式，各种工作频率的代码-The DAC7571 various modes, a variety of frequency code