资源列表
16550
- UART16550兼容的串行通讯控制器，Verilog语言描述，采用Altera Cyclone系列芯片实现FPGA综合，因为FIFO部分利用到内部资源实现。已经在某项目中成功应用，特此推出。
manchester_verilog
- 曼彻斯特码生成器（Verilog源代码）,可以在FPGA上进行验证。-Manchester code generator (Verilog source code), and can be verified on a FPGA.
hdlc
- HDLC协议的VHDL源码。接收和发送模块，以及所用FIFO的IP核（Xilinx公司）。-The code of HDLC protocol.Receive and transmit module is contained.
lab4
- vhdl uart lab ENTITY uart IS PORT ( SIGNAL clock,reset : IN STD_LOGIC SIGNAL sdatain : IN STD_LOGIC SIGNAL oready, sdataout : INOUT STD_LOGIC SIGNAL iready : INOUT STD_LOGIC SIGNAL charin : INOUT STD_L
CRC
- CRC校验参考设计Verilog代码 包括所有代码-Verilog code for CRC check reference design includes all the code
crc
- 基于VHDL的CRC编码器的检错模块的源码-The VHDL-based CRC error detection encoder module source
AD-conversion-using-LTC1298
- AD conversion using LTC1298
GTX-experience
- GTX调试经验，对实现高速串行通信的朋友有一定的帮助-GTX debugging experience
DianZiZhong
- 智能数字钟完整Verilog HDL代码，数码管显示，三个按键控制，能完整显示年月日和时分秒及对其的调整设置，能设置闹钟，有秒表，有10秒倒计时-Alarmclock Verilog HDL
razzle
- 使用vhdl语言在altera公司的up3板上产生vga信号，里面有详细的解析和说明，是一个很好的教程。和上一个文件razzle差不多，但是产生的效果不一样。-use of the VHDL language ALTERA company's board up3 have vga signal containing a detailed analysis and explanation is a good guide. And on a razzle almost document,
mx29LV640DT
- 64M-BIT CMOS Single Voltage 3V only Flash Memory
mx29LV640DB
- 64M-BIT CMOS Single Voltage 3V only Flash Memory