资源列表
ccd-in-verilog
- ALTERA关于CCD的一些verilog程序，都通过运行无误的。
Lab7
- Adder Substrator 能夠顯示在FPGA上並且能夠實際作加減 可做signed int -Adder Substrator
2007
- 本数字示波器以单片机和FPGA为核心，对采样方式的选择和等效采样技术的实现进行了重点设计，使作品不仅具有实时采样方式，而且采用随机等效采样技术实现了利用实时采样速率为1MHz的ADC进行最大200MHz的等效采样。-The digital oscilloscope and a single-chip FPGA as the core, the choice of the sampling methods and the equivalent sampling technique designed
Lattice_Verilog
- 本文讨论了AR模型及线性预测的原理，在浮点型DSP TMS320C6713B上实现了语音信号线性预测系数(LPC)的提取，并利用LPC系数用Verilog语言实现了AR模型的Lattice结构。
AND1NV.jpg
- 该输出（OUT1）是输入产品（负和POS）-The output(out1) is the product of input(neg and pos)
sdram
- 通过 UART 读写 SDRAM verilog 源代码 通过 UART 的接口发送命令来读写 SDRAM 命令格式如下： 00 02 0011 1111 2222 00： 写数据 02： 写个数 0011： 写地址 1111 2222： 写数据， 是 16 bit， 每写完一个数据，向串口发送 FF 回应； 输出： FF FF 01 03 0044 01: 读sdram 03： 读的个数 0044: 读的地址 输出： xxxx xx
AlteraUSBBlaster
- Altera USB Blaster的电路图.很详细，适合DIY-Altera USB Blaster schematic. In great detail, suitable for DIY
audio
- 基于DE1开发板，实现录音和播放功能，并可将存入sram中的语言数据通过uart传回电脑。-Based on DE1 development board, recording and playback functions, and can be stored in sram language data back to the computer via uart.
PPC_VME-2.0
- 基于PowerPC和FPGA开发的VME控制器的VME接口，采用SOPC建立环境，利用Verilog开发了接口时序。-PowerPC-based and FPGA development VME VME controller interface, using SOPC build environment, the use of Verilog developed interface timing.
FIR_FILTER
- FIR滤波器的verilog实现，包含testbench，以及设计文档，文档里面详细介绍了滤波器系数的求取-FIR filter verilog implementation, including testbench, and the design document, the document which details the filter coefficients to strike
NAND
- NAND FLASH存储器与FPGA接口之间的接口程序，包括读、写、擦除等功能-NAND memory interface program
RS_Encode_Decode
- RS(255,223)编解码算法。verilogHDL代码实现，在XILINX的芯片上得到验证。不包含任何IP核，方便移植到任何FPGA芯片。-RS (255223) encoding and decoding algorithm. VerilogHDL code to achieve, in the XILINX chip to be verified. Does not contain any IP core, easy to transplant to any FPGA chip.