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  1. VHDL2FSK

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  2. VHDL 2FSK调制解调器各部分的原理与代码(The principle and code of each part of the VHDL 2FSK modem)
  3. 所属分类:VHDL/FPGA/Verilog

  1. cos-fangshengqi

    0下载:
  2. 正弦波发生器的产生,让你有VHDL设计一个正弦波发生器-The generation of the sine wave generator, VHDL design of a sine wave generator
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-16
    • 文件大小:552.04kb
    • 提供者:马金柱
  1. 16lcd2

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  2. FPGA LCD DISPLAY,带数码管显示,从0-99循环显示-FPGA LCD DISPLAY
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:552.11kb
    • 提供者:胡金星
  1. SCREEN-CONTROL

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  2. de0_nano vga_control_in_ vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:552.11kb
    • 提供者:shaygo
  1. M058_M0516-Product-Brief-SC-V1.0

    0下载:
  2. 新塘M058_M0516 Product Brief SC V1.0-M058_M0516 Product Brief SC V1.0
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-23
    • 文件大小:552.19kb
    • 提供者:BIN
  1. vcsVHDL

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  2. 用VCS进行VHDL开发的一些文档,很有用的哦-some document for exploere VHDL project with VCS
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:552.37kb
    • 提供者:rex
  1. chuzuche

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  2. 出租车vhdl程序,并带有testbench仿真程序,通过开始按键复位,然后根据行使信号进行公里计数,起步价3公里8元钱,超过3公里一公里1元钱-Taxi vhdl program, with a testbench simulation program, started by the reset button, then the exercise kilometer count signal, starting at 3 km 8 yuan, more than three kilometer
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:552.41kb
    • 提供者:huawei
  1. EDE1116AEBG

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  2. EDE1116AEBG DDR datasheet
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:552.47kb
    • 提供者:amaremao
  1. dff_as

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  2. HDL example source code 1/5 dff_as
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:552.56kb
    • 提供者:
  1. Computer-Communication-Networks

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  2. 计算机网络的一本好书,通讯方面的经典,适合初学的人-a good ebook on Computer Communication about Networks;and is for primer
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-24
    • 文件大小:552.7kb
    • 提供者:孙武
  1. armledctl

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  2. EPM240+IS61LV1024+VERILOG实现LED显示控制,1红+1绿,1280*512,与AT91SAM7S64接口-EPM240+ IS61LV1024+ VERILOG to achieve LED display control, 1 red+ 1 green, and 1280* 512, and AT91SAM7S64 Interface
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:552.79kb
    • 提供者:刘聪
  1. Project-Final-Requirements

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  2. that a VHDL code with comparison between CLA and CRA adders modlism project
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:552.84kb
    • 提供者:guctiida
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