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SRT
- verilog code radix-2 SRT divider input [7:0]Dividend input [3:0]Divisor output [4:0]Quotient output [8:0]Remainder -verilog coderadix-2 SRT dividerinput [7:0] Dividend input [3:0] Divisor output [4:0] Quotient output [8:0] Remainde
2011-03-09
- 基于quartus II cycloneII verilog分频器-Divider based on quartus II cycloneII verilog
stop_clock
- this is working code on Altera DE2 board , with Switches
counter24
- 在数码管上实现24进制计数，当计数达到23时下一次再来脉冲，计数器归零，同时进位端置一-It is a counter base-24
fifo
- cy7c68013 fifo代码，可实现in配置-cy7c68013 fifo code can be realized in the configuration
anjian
- 按键输入模块（key）： --可编程延时发生器（数字同步机）的前端输入模块：0－9十个数字键按键输入模块原型 --前端模块：消抖 --对i0－i9十个输入端的两点要求： --（1）输入端要保证一段时间的稳定高电平 --（2）不能同时按下两个或多于两个的键 --后级模块：1、编码；2、可变模计数器 --编码模块：8线－4线（0－8 BCD码） --可变模计数器模块：以编码模块输出的32位BCD码为模值-button input module (key) : -- p
module
- 基于verilog的矩阵键盘和lcd1602显示-Verilog-based matrix keyboard and display lcd1602
fenpin_odd
- verilog HDL写的6分频程序，通过48MHz晶振分出8MHz频率-6 divided by program Verilog HDL written separation of 8MHz frequency by 48MHz crystal oscillator
jpegencoder
- jpeg encoder in vhdl including modules MAC, Wavelet encoder, filter bank, image to text converter
FPGA-SPI-interface
- 基于FPGA的SPI串行通信程序，具有分频、输出、输入等功能。-SPI serial communication program based on FPGA, with frequency, input and output, and other functions.
afifo
- 异步fifo的verilog程序，含有测试平台