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  1. ledcpu-YSOK-BF

    0下载:
  2. NIOSII 内核架构LED示例工程及代码-niossii led code an project
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-12
    • 文件大小:18.41mb
    • 提供者:ranrer
  1. VHDL-key-point-of-study-and-example

    0下载:
  2. 本人多年工程实践及学习总结得到的VHDL学习及应用关键知识点及工程代码示例-VHDL key point of study and good example
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1.03mb
    • 提供者:ranrer
  1. leon2

    0下载:
  2. leon处理器代码,能正确通过design compiler,quartus的综合。-leon handler code, design compiler, quartus integrated properly adopted.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-28
    • 文件大小:333.03kb
    • 提供者:Collins
  1. vga_lcd

    0下载:
  2. 一个通过VGA协议控制LCD的代码,你可以修改行场的参数值,正确地控制不同规格的LCD-A code via VGA LCD protocol control
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:46.87kb
    • 提供者:Collins
  1. i2c

    0下载:
  2. 一段实现I2C协议的代码,能通过design compiler综合-I2C protocol implementation code section, through design compiler synthesis
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:10.56kb
    • 提供者:Collins
  1. FIRfilterverilogHDL

    0下载:
  2. FIR滤波器的verilog HDL代码示例,以16阶为例-Verilog HDL code for fir filter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.45kb
    • 提供者:L Liu
  1. emif

    0下载:
  2. 异步EMIF接口,16bit,FPGA程序。-asynchronous emif,16bit,FPGA program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-23
    • 文件大小:6.95mb
    • 提供者:李一品
  1. shuzishizhong

    0下载:
  2. 基于DE2-115开发板设计的一个数字钟,能进行正常的小时、分、秒计时功能,并分别由开发板上面的数码管显示秒(60s)、分(60min)、小时(24hours)的时间。并具有手动调整时间的功能-DE2-115 board design based on a digital clock, and enables the normal hours, minutes, seconds chronograph function, and were above the development board
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:3.75mb
    • 提供者:luo
  1. AES

    0下载:
  2. AES的加密解密verilog全部源代码-AES encryption and decryption verilog full source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:5.65kb
    • 提供者:陈曦
  1. jingsai

    0下载:
  2. 微机原理课程实验应用,竞赛抢答器的设计,文本档-Microcomputer Principle Course Laboratory applications, Contest Responder design, text files
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.57kb
    • 提供者:gl
  1. Cordic

    0下载:
  2. block-matching 3D filtering (BM3D) [2], and low-rank regularization [3], single-image based denoising performance has greatly improved, with image details well recovered when the image is slightly noisy. However, with the increase of noise le
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:318.07kb
    • 提供者:Maddy
  1. Turbo_ECC

    0下载:
  2. However, since they use general priors for all kinds of noisy images, without considering the content of the noisy image, they soon reach their performance limitation (comparable to BM3D) and tend to introduce artifacts if the noisy image doe
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-13
    • 文件大小:2.47mb
    • 提供者:Maddy
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