资源列表
fft
- fft的计算原理以及图标说明，包括寄存方法-fft
UG642_psf_rm
- UG642：平台规范格式参考手册，EDK13.4,2012年1月18日，包括EDK平台下的MHS, MPD, PAO, MUI, BBD, MSS, MLD, MDD, XBD等平台规范格式-UG642：Platform Specification Format Reference Manual Embedded Development Kit(EDK) 13.4 UG642 January 18, 2012
SOPCHandbook
- 上传的材料是关于FPGA的内核SOPC使用手册-sopc handbook
random_check
- 随机码流中的报文捕捉器，Verilog编写，本报文捕捉器用于记录报文中数字信号“1”的个数。当报文捕捉器检测到随机码流中出现“1101”的序列后，确认为报头，并开始对后续正式报文中的“1”进行计数，针对AX516系统开发板(A message trap in a random stream, written by Verilog, is used to record the number of "1" in a message. When the packet capture
constraint_design_and_timing_analysis
- 关于Xilinx_ISE环境下，约束设计和时序分析的应用指南，蛮实用的
rs422
- rs422接 VHDL语言编写 chipescope仿真通过
FT245BM
- 这是一个在MAX II CPLD利用FT245BM 模块实现USB传输的读写程序，用的是Verilog HDL语言
FIR
- 基于Matlab工具生成，可以执行和仿真的60阶FIR直线型滤波器。-Matlab-based tool generation, and simulation can be performed for 60-order FIR linear filter.
clock24
- clk：基准时钟信号输入； sec_narmal:周期为1s的信号输出； sec_s:周期为0.5s的信号输出； sec_m:周期为0.01s的信号输出； sec_h:周期为0.0005s的信号输出；-clk: the reference clock signal input sec_narmal: The cycle of the signal output 1s sec_s: The cycle of the signal output 0.5s sec_m:
BCD-autoplus
- 利用Verilog HDL语言，编写一个2为BCD码加法器程序，并在DE2板是实现功能的运用。-Auto plus
electricwatch
- 用VHDL语言设计多功能的电子表。实现基本电子表的时间显示、闹钟、秒表等功能-VHDL language design with multi-functional electronic watch. The time table to achieve basic electronic display, alarm clock, stopwatch functions
verilog_curr_design
- 基于Verilog的乒乓球游戏机，由按键代替发接球(Table tennis game machine based on Verilog language, using the buttons to serve and catch..)