资源列表
bcdflag
- verilog code bcd adder using flag register
digitalcymometer
- 基于VHDL的数字频率计，通过硬件实现，效果很好 -digital cymometer design based on vhdl language
serial_input_parallel_output_module
- 有一批数据并行输入，位宽为4，输入的时钟频率是20MHz，模块的功能是对这些数据进行并串转换。它每收满6个数据（一个包），就对这6个数据进行处理，将这6个数据按照一定的顺序串行输出，输出的时钟频率是80MHz-serial input parallel output
yuyincaiji
- 语音采集与回放系统源代码：1.为了使读音数据存储的时间更长，速度更快，选用了256K*16Bit的SRAM；2.为了减少单片机的控制复杂度，使用了FPGA来控制SRAM的读写操作，节约了不少单片机的I/O资源；3.为了以后的高速数据存储，本设计中加入了fifo,其位宽及深度可在程序中自由设置，方便灵活。-Speech acquisition and playback system source code: 1. In order to make pronunciation longer data
A3P250_Prj
- 完整的工程文件，基于actel公司的A3P250开发板，工程内包含bench文件，便于仿真-Complete engineering documents, based on actel s A3P250 development board, the project contains bench file for easy simulation
RS-232CUART
- 主要是利用FPGA进行串口的通信 其中利用到FPGA的开发软件QUARTUS -verilog NIOS UART
qiangdaqi4ren7.1
- 四人抢答器的实现，主持人按键清除按键，按开始键，100秒倒计时答题时间-four Responder the realization host keys to remove the keys, according to begin key 100 seconds to answer in the countdown time
wishbone
- wishbone协议，IC设计必备 -wishbone agreement, IC design IC design must have the necessary
FSK
- FPGA实现FSK调制，带Modelsim仿真，实际系统测试通过，载波信号，信号频率等可调。-FPGA implementation FSK modulation with Modelsim simulation, the actual system test, the carrier signal, the signal frequency is adjustable.
LED
- basys2 流水灯 verilog语言编写-basys2 light water verilog
fine
- 4选一多路选择器，计算机组成原理实验的一部分，可扩展为8选一。-Choose more than one way to select the computer form the principle part of an experiment, can be extended to 8 election.
ROBOT_CONTROL
- code for xilinx spartan fpga to make robot path control by detecting obstruction using ultrasonic sensor