资源列表
DFCPU
- 用FPGA做的一个32路AD程序(用VERLlog写的)-FPGA to do with a 32 AD program (written by VERLlog)
ICTCLAS50_Windows_32_C
- python中文分词\ CDict.py-Chinese word python \ python Chinese word \ CDict.py
THDB_D5M_CD
- Terasic TRDB-D5M CD V1.2.0
FPGAandCPLDentry-leveldetailedstudymaterials
- fpga和cpld入门级详细的学习资料，内容很详细很全面。非常实用。-entry-level fpga and cpld detailed study information, the content is more comprehensive. Very useful.
I2C_Test
- I2C接口模块，用于连接符合I2C总线接口标准协议的传感器或者其他设备。FPGA验证通过-I2C bus interface
DE2_TV
- it s so easy and important
AD
- 用ＦＰＧＡZUO的一个３２路AD程序，用VERLlog写 的-With FPGAZUO a 32 AD procedures, written with VERLlog
crc7
- 以crc7为例进行UVM的验证 Part 1： 搭建环境。 本文使用的Quartus II 13.1（64 bit），器件库MAX V。写了一个Verilog的简单的crc7。 仿真环境是ModelSim 10.2c。虽说自带UVM库。但是，没找到Modelsim自带的uvm_dpi.dll，于是，还重新编译了一番。 本文在win 10下。下载uvm-1.1d（现在最新版本有1.2d了），放好。(crc7 code by system verilog language)
MVB_test
- 此功能是实现曼彻斯特编码的Verilog代码，经过在xilinx sp6上实际运行证实可行。-This function is to achieve the Manchester code Verilog code, through the Xilinx SP6 actual operation proved.
ZX_SOPC0
- 基于FPGA的DDS信号源设计 1.输出信号为正弦波、三角波及脉冲 2.信号幅度可调,范围：1V~5V 3.调幅步长：10mV 4.信号频率为低频：10HZ~1MHZ 5.频率调节步长10HZ~100HZ频段为1HZ,100HZ~1kHZ频段为10HZ,1KHZ~1MHZ频段为100HZ 6.频率调节方式通过键盘输入 7.运用LCD显示信号的类型、幅度、调频步长、调幅步长-DDS source FPGA-based design 1. The output sig
pal_disp
- 实现模拟PAL格式数据，并打包成BT656到监视器显示，过程中完成了PAL打包BT656，乒乓操作、监视器配置控制等-PAL to BT656 package, monitor control
u8051
- 8051VHDL原代码，编译成功，可下载到FPGA运行-8051VHDL