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  1. 1602LCD

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  2. 1602lcd 显示程序,用Verilog语言编写,经测试程序运行没有问题!-1602lcd display program, with the Verilog language, tested program is running there is no problem!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:68.71kb
    • 提供者:韩瑞
  1. LdianzhenLEDE

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  2. 点阵LED显示,可应应用于火车站,宾馆等。 -Dot-matrix LED display, can be applied to the train station, hotels and other.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:68.69kb
    • 提供者:本质
  1. qicheweideng

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  2. VHDL语言编写一个汽车尾灯显示的程序,在maxplusII平台下运行,可以下载到芯片在实验箱上可以看到不同情况下汽车尾灯的不同显示
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:68.69kb
    • 提供者:李磊
  1. C8051F041k

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  2. 根据等精度测频原理, 给出了采用C8051F041单片机为主控芯片的高精度数字频率 计的设计方法。 该方法将待测频率信号经过整形放大后输入单片机, 然后由单片机控制内部 计数器分别对待测信号和标准信号同时计数, 再经运算处理得到测量结果, 并由LCD实时显 示, 同时通过RS232串口传至上位机进行记录分析。 该设计方法与传统测频系统相比, 具有 测频精度高, 速度快, 范围宽等优点-Equal precision frequency measurement principle,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:68.68kb
    • 提供者:李珍霞
  1. qicheweideng

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  2. 一个汽车尾灯的控制的程序,eda课程设计必备 可以控制左转右转等功能-A car taillight control procedures, eda required curriculum design and other functions can be controlled左转右转
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:68.63kb
    • 提供者:马君
  1. add4_fast_carry

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  2. 一个4位超前几位加法器的设计,在modelsim中仿真通过。-This is a carry lookahead adder design, which is simulated successfully in modelsim.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-12
    • 文件大小:68.62kb
    • 提供者:zhouwen
  1. 8051ControlsStepperMotorThroughUART

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  2. 在两块单片机之间,通过串口通信机制,控制步进电机转动和停止。当指拨开关接地时,电机停止;当指拨开关接+5v电源时,电机转动。-Between the two single-chip, through the serial communication mechanisms to control the stepper motor rotates and stops. When the DIP switch is grounded, the motor stops When the DIP swi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:68.59kb
    • 提供者:罗雄威
  1. SDRAM

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  2. 基于FPGA的SDRAM控制器的设计和实现,还比较好勒.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:68.55kb
    • 提供者:rubyshirial
  1. vhd_SDH

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  2. 实现从连续传输的SDH字节流中找出帧头、提取F1字节,并按照64K速率分别串行输出F1码流及时钟,其中64K时钟要求基本均匀。文件包含报告文档-SDH transmission from a continuous stream of bytes to identify header, extract F1 bytes, respectively, in accordance with 64K-rate serial output bit stream and clock F1, of which
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:68.54kb
    • 提供者:ljk05
  1. CIC

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  2. CIC算法的FPGA,matlab和System Generator实现。-CIC;FPGA;matlab;System Generator
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:68.54kb
    • 提供者:shkl516
  1. 8b10b_encdec.rar

    1下载:
  2. 8b10b转换编码、解码verilog源代码,8b10b transcoding, decoding verilog source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-25
    • 文件大小:68.53kb
    • 提供者:wx
  1. UESTC_VHDL_PPT

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  2. 电子科大通信抗干扰实验室何旭老师的VHDL课程-Electronic Science and Technology Laboratory He Xu teacher communication interference VHDL course
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:68.52kb
    • 提供者:杨光
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