资源列表
clock
- vhdl 简易数字钟 基于fpga 使用quartus7.0，便于移植到其他平台
SPI
- SPI协议文档，中英文对照，对开发者有很大帮助-SPI protocol document, in Chinese and English, are very helpful for developers
UART
- 使用Quartus ii软件，编程语言为Verilog语言，实现UART通信协议，FPGA的时钟信号为50MHz-Using the Quartus ii software, programming languages Verilog, UART communication protocol implementation, FPGA 50MHz clock signal
Buzzer-music
- 基于FPGA实现蜂鸣器播放音乐的功能 使用芯片为EP2C8Q208C8N,使用普通蜂鸣器，由于频率不同可实现放歌功能，本例设计的是《友谊地久天长》，使用Verilog语言编程，本例子有工程文件、仿真、波形，经过测试可以使用。-Play music based on FPGA buzzer functions using chip EP2C8Q208C8N, using ordinary buzzer, since the frequency of different functions ca
bist
- design for test Test and Design-for-Test for memory bist-design for test
Redlightstrafficsignalcontrollers
- 红路灯交通控制器，基于FPGA的红路灯交通信号控制器。-Red lights traffic controllers, FPGA-based red-lights traffic signal controllers.
yibufifo
- 讲诉fifo配置设计中，一些程序例程，仅供参考，相互学习一下-Recounts fifo configuration design, some routine, for reference, to learn about each other
div2p5fenpin
- 2.5倍分频代码，初学不是整数倍的人可以参考下-2.5 times the frequency code
PLL
- 一个基于FPGA的设计，使用锁相环，可以输出多个不同频率的时钟-failed to translate
DDS
- DDS正弦信号发生器，编译通过，在线调试成功。-DDS sine wave signal generator, compiler 100 , debugging success online.
EX4V1.1
- 该设计是基于Verilog HDL的秒表。此设计是在Altera的Cyclone II系列的FPGA上验证过了。能够实现精确计时。-This design is a stopwatch based on the Verilog HDL. And it has been verified on the platform of Cyclone II s FPGA of Altera. Finally it can achieve accurate timing.
7_07_DCMSim
- 学习使用xilinx的简单例程，熟悉ise平台。DCM 仿真。-xilinx demo code