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  1. ModelSim_6.5__Keygen

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  2. ModelSim_6.5__Keygen,破解详解-ModelSim_6.5__Keygen, crack Xiangjie
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-07
    • 文件大小:861.27kb
    • 提供者:赵岩
  1. Quartus91Crack

    0下载:
  2. Quartus91Crack,破解图文详解-Quartus91Crack, crack Xiangjie
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-07
    • 文件大小:1.73mb
    • 提供者:赵岩
  1. exp2

    0下载:
  2. 流水灯的实验,正转反转等功能,实现流水灯顺序亮灭。-Light water experiments, are forward reverse function, water lamp light off sequentially. .
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-25
    • 文件大小:52.17kb
    • 提供者:zhaorongjian
  1. edg_test_design

    0下载:
  2. 边沿检测电路的程序,对于学习FPGA的语言非常重要,采用verilog语言编写。-Edge detection circuit program is very important for language learning FPGA using Verilog language.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-23
    • 文件大小:300.72kb
    • 提供者:zhaorongjian
  1. da.fir

    0下载:
  2. ADC中滤波器的设计,给那些初学ADC的学生一个参考,老手不要笑我好-The ADC filter design, a reference to those beginner ADC students, veterans do not laugh at me
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-01
    • 文件大小:36.62kb
    • 提供者:zhaorongjian
  1. dianzhen

    0下载:
  2. 基于CPLD的32*16点阵的设计,单片机通过串口传送数据-32* 16 dot matrix design, the CPLD-based microcontroller through the serial transmission of data
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-15
    • 文件大小:217.26kb
    • 提供者:李永
  1. PWM

    0下载:
  2. 基于CPLD的多路PWM的实现,单片机串口传送占空比数据-CPLD-based multi-channel PWM to achieve single-chip serial transmission duty cycle data
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-19
    • 文件大小:203.47kb
    • 提供者:李永
  1. RAM

    0下载:
  2. altera FPGA上的RAM源码 单端口结构 -the RAM the source single port structure altera FPGA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-02
    • 文件大小:713.5kb
    • 提供者:lenovo
  1. DI

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  2. 这是一个计算占空比的VerilogHDL程序,输入一个待测信号,然后输出Ton,Toff.单位是us-This is a the duty cycle VerilogHDL calculated program to input a signal to be measured, and then outputs Ton, Toff. Unit is us
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-15
    • 文件大小:11.11kb
    • 提供者:彭治国
  1. MCP3301ADC

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  2. VerilogHDL写的模数转换芯片MCP3301时序,及其ModelSim仿真文件-VerilogHDL write the analog-to-digital conversion chip MCP3301 timing, its ModelSim simulation file
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-23
    • 文件大小:111.06kb
    • 提供者:彭治国
  1. TEST

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  2. Xilinx ///Microblaze中添加手动LCDIP的测试程序-Xilinx///Microblaze to add manually LCDIP test program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-09-02
    • 文件大小:2kb
    • 提供者:annlair
  1. V

    0下载:
  2. 利用FPGA实现一个乒乓球的小游戏,测试可用-FPGA implementation of a table tennis game
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-01
    • 文件大小:6.75kb
    • 提供者:annlair
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