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Verilog数字系统设计教程
- Verilog教程 数字系统设计 夏宇闻(Verilog Digital System Design)
加减法器
- 可实现两个4bit补码的加法及减法，有溢出提示(adder with overflow hint)
状态机
- 简单的状态机，按下按钮可在4个状态间进行切换(simple state machine)
ip核
- 购买的beckoff公司的ip核，提供了详细的datasheet以及协议说明，附上调用ip核的文件，采用verilog编写，平台可以在ISE里自己设置(Buy the beckoff company's ip kernel, provides a detailed datasheet and protocol descr iption, attached to the ip kernel file, using verilog prepared, the platform can be set
Greedy_snake
- 利用SPARTAN6系列的FPGA，实现开发一款基本贪吃蛇游戏，可在显示屏上游戏，采用verilog代码(Using SPARTAN6 series of FPGA, to achieve the development of a basic snake game can be on the screen game, using verilog code)
pll_test
- 描述了利用spartan6系列FPGA，实现PLL锁相环的功能代码(Describes the use of spartan6 series FPGA, PLL PLL to achieve the functional code)
uart_test
- 描述了利用spatran6系列的FPGA，进行串行异步通信的uart串口实现代码(Describes the use of spatran6 series of FPGA, serial asynchronous communication uart serial port to achieve the code)
eetop.cn_UVM
- UVM 的 入门实例，一个完整的能够跑通的实例。其中包括DUT代码，Testbench代码，(UVM entry example, a complete example of running through. These include the DUT code, the Testbench code,)
SystemVerilog
- 有三篇systemVerilog的经典书，对学习很有帮助(There are three classic books of SystemVerilog, helpful for learning)
ug_altlvds
- altera lvds 官方使用指南 2016年8月15日版本(altera lvds 2016-8-15)
Synchronous FIFO
- 用16*8 RAM实现一个同步先进先出（FIFO）队列设计。由写使能端控制该数据流的写入FIFO，并由读使能控制FIFO中数据的读出。写入和读出的操作由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示(mplementation of a synchronous first in first out (FIFO) queue design with 16*8 RAM. A write FIFO that controls the data stream by writi
实验二 DDS实验
- FPGA 实验程序 DDS 实验程序(FPGA PROCEDURE SHANDONG UNIVERSITY)