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  1. bayer_to_vga

    0下载：
  2. Bayer 视频流转VGA的Verilog实现，经开发板测试可用(Bayer video streaming VGA Verilog implementation, the development board test available)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-30
    • 文件大小：1kb
    • 提供者：黄小杰

  1. sccb_Protocol

    0下载：
  2. 该模块实现了SCCB通信协议的基本时序，经板级调试可用(Implement SCCB communication protocol)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-20
    • 文件大小：1kb
    • 提供者：黄小杰

  1. verilogiic1121

    1下载：
  2. tvp5150视频解码，平台quartus II(tvp5150 Video decoding,quartus II)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-25
    • 文件大小：470kb
    • 提供者：伽昇

  1. fifo

    0下载：
  2. 异步FIFO 输入: 16bit 输出:16bit 深度:256(Asynchronous FIFO Input: 16bit Output: 16bit Depth: 256)

  3. 所属分类：VHDL/FPGA/Verilog

  1. uart_tx

    0下载：
  2. // 功能： UART发送模块 // // 波特率：9600 // 数据位：8 // 停止位：1 // 校验位：0(/ / function: UART transmission module / / Baud rate: 9600 / / / data: 8 / / stop: 1 / / check digit: 0)

  3. 所属分类：VHDL/FPGA/Verilog

  1. uart_rx

    0下载：
  2. uart接收模块 // 波特率：9600 // 数据位：8 // 停止位：1 // 校验位：0(UART receive module Baud rate: 9600 / / / data: 8 / / stop: 1 / / check digit: 0)

  3. 所属分类：VHDL/FPGA/Verilog

  1. i2s_rx

    1下载：
  2. i2s 音频接收模块，接收双声道数据，适用于i2s左对齐模式(I2S audio receiving module)

  3. 所属分类：VHDL/FPGA/Verilog

  1. DW_APB_WDT_1.06A_2010

    0下载：
  2. DW_APB_WDT_1.06A_2010

  3. 所属分类：VHDL编程

    • 发布日期：2017-07-10
    • 文件大小：1.72mb
    • 提供者：perst@sadsa.com

  1. DW_APB_TIMER_2.05A_2010

    0下载：
  2. DW_APB_TIMER_2.05A_2010

  3. 所属分类：VHDL编程

    • 发布日期：2017-07-10
    • 文件大小：1.54mb
    • 提供者：perst@sadsa.com

  1. DW_APB_RTC_3.03A_2010

    0下载：
  2. DW_APB_RTC_3.03A_2010 DW_APB_RTC_3.03A_2010

  3. 所属分类：VHDL编程

    • 发布日期：2017-07-10
    • 文件大小：1.36mb
    • 提供者：perst@sadsa.com

  1. GTP-ip核使用

    0下载：
  2. 主要对GTP模块进行划分，主要对功能模块在中文描述(GTP module is mainly divided into the main function module described in Chinese)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-20
    • 文件大小：1.75mb
    • 提供者：达达1543

  1. C4_24

    0下载：
  2. 24计数器，并用两个7段数码管分别显示个位和十位(24 counter, and digital display)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-24
    • 文件大小：1.58mb
    • 提供者：尘之皓
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