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rad10
- 利用basys2实现十进制加减可逆计数器，拨码开关键SW1为自动可逆加减功能键，当SW1为HIGH时，计数器实现自动可逆模十加减计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—…9—8—7—…0—1…的模十自动可逆加减计数结果；当SW1为LOW时，计数器按拨码开关键SW0的选择分别执行加减计数功能。即当SW0为HIGH时，计数器实现模十加计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—…9——0—1…的模十加计数结果；当SW0为LOW时，计数器实现模十减计数功能，即4个七
counter60
- 基于FPGA的模60计数器，实现0-59计数，四个数码管后两个显示十位和个位，拨盘按钮P11为复位键。-FPGA-based mold 60 counters to achieve 0-59 counts, two of the four digital tube display after ten and a bit, dial button P11 for the reset button.
button_test
- 基于FPGA的开发板按钮测试程序，按下显示结果在数码管，释放显示0在数码管。-FPGA-based development board test program button, press displays the results in digital tube display 0 in the digital release.
ps2key_test
- 基于fpga的ps/2键盘检码测试程序，可以对上下左右按键识别，并将结果显示在数码管上。-Fpga based on the ps/2 keyboard detection code testing procedures can identify up and down buttons, and the results are displayed on digital.
VerilogPHDL
- Verilog及其VHDL相应的代码风格和各种实例，包括夏宇闻书中的全部源代码-code style of Verilog and vhdl
FPGA-Read-or-Write-CF
- 利用ALTERA FPGA实现对CF的读写操作-Using ALTERA FPGA implementation of CF, speaking, reading and writing operations
rom
- ROM模式的实现机制，基于verilog语言。-Implementation mechanism of ROM model, based on Verilog language.
pipeline
- 简单的流水线的实现机制，基于verilog语言。-The pipelined implementation, based on Verilog language.
fsm
- 三段式状态机的典型写法，verilog实现-The three section type of typical state machine method, Verilog implementation
crc
- 基于verilog的CRC算法-CRC algorithm based on verilog.
spi
- SPI的Verilog实现，好用的代码。-SPI Verilog implementation, good code.
cdkz
- 主要实现八个彩灯控制，八种花样变化，循环转换，四种不同频率。-control eight lights,change eight form