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p_s
- 用VHDL语言编写的实现8位数据的并串转换，可下载在FPGA中-VHDL language with the realization of an 8-bit data, and the string conversion, can be downloaded in the FPGA in
temperturecure
- 将串口上接收到的数据转换为温度数值并显示温度曲线-show temperture cure by mscom
serialports2
- 使用verilog以及VHDL编写的将串口数据转换为32位并口数据，作为FPGA和DSP接口使用（DSP型号：6205）-Use verilog and VHDL will be prepared by a 32-bit serial data into parallel data, as the FPGA, and DSP interface (DSP Model: 6205)
Serial_Oscilloscope_MSP430F149
- 用MSP430F149做的一个示波器，用Timer A定时触发AD转换，串口发送给电脑，最高采样频率100ksps左右，LABVIEW的visa接受和显示波形并可以控制时间轴和波形放大轴。-oscilloscope with MSP430F149 , starting with Timer A to trigger AD converter, send to the computer with RS232, the maximum sampling frequency 100ksps aroun
dds
- 块DDS芯片中主要包括频率控制寄存器、高速相位累加器和正弦计算器三个部分（如Q2220）。频率控制寄存器可以串行或并行的方式装载并寄存用户输入的频率控制码；而相位累加器根据dds频率控制码在每个时钟周期内进行相位累加，得到一个相位值；正弦计算器则对该相位值计算数字化正弦波幅度（芯片一般通过查表得到）。DDS芯片输出的一般是数字化的正弦波，因此还需经过高速D/A转换器和低通滤波器才能得到一个可用的模拟频率信号。 -In the programming step, the electronic
s_p
- 用Verilog HDL语言进行并串转换，并通过Quartus Ⅱ 功能仿真验证-With the Verilog HDL language and string conversion functions through simulation Quartus Ⅱ
Verilog_HDL
- 在微型计算机系统中，CPU与外部的基本通信方式有两种，一种是并行通信即数据的各位同 时传送，其优点是传输速度较快，但数据有多少位就需要多少条传送线；而串行通信中数据一位一位顺序传 送，能节省传送线．用Vefilog HDL语言实现了串并、并串通信接口之间的转换-In the micro-computer systems, CPU basic communication with the outside there are two types of parallel data commun
SampleAppSlave
- CC2430的A/D转换测试程序。程序基于IAR软件编写的。通过A/D通道采集模拟量并转化为数字信号，然后通过串口发送到PC，在PC机可以看到采样结果。估计对开发无线传感器网络的相关人士比较重要-the A/D converter test procedure. Procedures prepared based on the IAR software. Through the A/D channel analog acquisition and digital signal
exam
- vhdl串并口转换实例，VHDL语言实现串并口数据的转换，内有源代码-vhdl examples of serial and parallel conversion, VHDL language serial and parallel data conversion, within the source code
c_bchange
- 实现数据的串行转并行运算，并连续转换，每转换16个数据后，发出一个使能信号-Serial transfer of data parallel computing, and continuous change, each of 16 data conversion, issue an enable signal
piso8
- 并/串转换的VHDL源代码，其中包括完整的QUARTUS2工程，还有正确的仿真波形。串行，并行数据 -Serial/parallel conversion ，VHDL source code, including complete QUARTUS2 project, and the correct simulation waveform file.
zhuan
- 一个关于串并和并串转换的verilog的工程，代码简洁易懂-this is a sample program project for transformation
p2s
- 实现并串转换,需要的可能下下来自己多研究研究，相信还是可以看懂的-parallel to serial
String-and-conversionVERILOG
- 该压缩文件包含一个verilogHDL实现数据的串并连转换功能。-Use verilog realize string and even the conversion function
ADzhuanhuanmokuaisheji
- ad转换模块设计，在模数转换中重要作用，由FPGA控制，分频、串并及并串转换等-ad conversion module design, analog to digital conversion in an important role in
AD2
- MSP430F149 AD转换C程序：单通道采集，16次求平均，并转换为十进制数据，通过串口传至PC机显示- MSP430F149 AD converter C program: 16 times average single-channel acquisition, and converted to decimal data transmitted via the serial port to a PC display
clock-and-led-scan
- 电子时钟功能，LED显示扫描，串并口转换原理，附带PCB文件原理图-Electronic clock function, LED display scanning, serial and parallel conversion principle, with the PCB files schematic
485toIO
- 从串口接收车检器接收机数据，并转换成电平信号-Level signal and convert the device-under-test (DUT) receiver data from the serial port to receive car
Verilog-HDL-chuanbing
- 用Verilog HDL语言实现并串、串并接口的转换-Using Verilog HDL and string, string, and interface conversion
串口调试程序源文件
- 串口调试助手源程序 代码完全的开放，并有详细的解释，下面是部分片段 if(m_ctrlComm.GetCommEvent()==2) //事件值为2表示接收缓冲区内有字符 { ////////以下你可以根据自己的通信协议加入处理代码 variant_inp=m_ctrlComm.GetInput(); //读缓冲区 safearray_inp=variant_inp; //VARIANT型变量转换为ColeSafeArray型变量 len=safearray_