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- 大学EDA课程的课件以及课后部分习题的程序。包括最基本的加法器、计数器、LED显示以及部分高级VHDL程序。-University of EDA software programs, as well as some after-school exercise procedures. Including the most basic adder, counter, LED display, as well as some high-level VHDL procedures.
mul
- 用VHDL语言实现十六位加法器（移位相加法）-VHDL language with Multiplier （Shift sum method）
mips
- 实现了一个简单的微处理器的功能,l里面有累加器，加法器，寄存器-adgfdhgjjj jdhjhgdkhgjhgjhgkjhgkgkh
Mars-EP1C6-F_code1
- 此包中为FPGA学习板中的基础实验代码.共包括8个实验源代码:8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机和四位比较器.-In this package for the FPGA board to study the basis of the experiment code. A total of eight experiments, including source code: 8-bit priority encoder, multipliers, mul
1_ADDER
- vhdl 加法器 vhdl 加法器 vhdl 加法器-vhdl adder vhdl adder vhdl adder
suocunqi
- 加法器,是一个全新的加法器，在没有乘法器的原理之下，是很有用的一个软件-if bad
lianxi
- 该程序是用VHDL语言实现一个四位整数的加法器代码-adder
test4adder
- 用VHDL实现的加法器，可以进行减法运算，运算结果通过数码管显示，由于设计时的按键较少，所以运算的范围比较小，只能计算64以内的加减法运算，可以作为学习资料来参考。-Adder using VHDL implementation can be carried out subtraction, calculation resulted in the adoption of digital tube display, due to the design of the keys relatively
verilogcode
- 包含了加法器、移位寄存器、时钟等Verilog源代码。-Verilog code
testadder
- VHDL语言编写的加法器与测试代码，测试可用-Adder VHDL language and test code, the test can be used
ADD
- 加法器，实现了基本的二进制加法，带有进位-Adder to achieve the basic binary addition with carry
jiajianfaqi
- 利用VHDL语言设计的两位加减法器，设计采用BLOCK并行设计可以同时进行加法与减法运算-VHDL language design using addition and subtraction of two instruments used, designed using BLOCK parallel design can be done concurrently addition and subtraction
adder
- 用vhdl实现加法器的功能，程序简介高效，移植性强-Vhdl adder with the realization of the function, procedures for efficient, portable and strong
Chapter1-5
- 第一章到第五章的代码 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个实例
Chapter11-13
- 第十一章到第十三章的代码 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个
1001
- 加法器，实现两个整数相加并输出结果！两个整数用a, b表示-failed to translate
project
- 利用VHDL实现三个简单的程序：BCD加法器；ALU算术逻辑单元；简单密码锁设计，具有输入密码和数据比较两种功能，由M决定是写入还是开锁。而数据写入是采用列地址与输入数相结合的的方法，存入初始密码；开锁时，密码以输入，再输入的数据逐个与输入的一组数据比较，完全吻合则开锁。-The use of VHDL to accomplish three simple procedures: BCD adder ALU arithmetic logic unit simple lock design,
ks_tree
- 树形加法器 非常实用 进过测试可以达到很高的频率 可直接应用于乘法器电路-ks_tree
jiafaqi
- 哈尔滨工业大学计算机设计与实践实验，4位并行加法器-Harbin Institute of Technology computer design and practice of experiments, 4-bit parallel adder
add
- 模块采用8 位超前进位加法器实现快速加法运算-Modules use 8-bit adder cascaded fast addition operation