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3 simple AVR assembler code to use seven segment display. These 3 codes realy simple way using seven segment display. these are using in my microprocessor classes.
Wert deney1.asm -> no scan
Wert Deney2.asm -> Scan but BCD
Werrt Deney3.a
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用VHDL语言在FPGA上实现将十进制bcd码转换成七段led显示码-FPGA using VHDL language to achieve will be converted to decimal bcd yards led seven segment display code
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此實驗中我們將量 測人的反應時間，由於人的反應時間遠比起內建CLOCK的週
期長的多，因此要對CLOCK做除頻的動作方可適用，並方便 於計數 器的計算與
七段顯示器的呈現。實驗內容為，當看到LED亮 起時，立 即做出反應將計數 器停
下，並顯示出當時計數 器之時間。計數 器以兩 位數 BCD counter來 實現並將結果
顯示於七段顯示器上。-Vo
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verilog code for a decoder that converts bcd to seven segment leds
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VHDL语言编写一个BCD计数器并在七段显示数码管上显示的程序,实现了动态扫描，而且很好用-VHDL language a BCD counter and in the seven-segment display digital tube display process to achieve a dynamic scanning, and it just works
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BCD\七段显示译码器
数码管段显示发光二级管是共阴连结，所以显示高电平有效，即哪一段的驱动信号为高电平，则对应段发亮-BCD \ seven-segment display decoder digital tube sections show light-emitting diode is a link to a total of yin, it showed high and effective, that is what section of the drive signal is h
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BCD码七段译码器CC4511,用VHDL语言来描述CC4511。-BCD code seven-segment decoder CC4511, using VHDL language to describe the CC4511.
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此源代码是基于Verilog语言的持续赋值方式定义的 2 选 1 多路选择器 、阻塞赋值方式定义的 2 选 1 多路选择器、非阻塞赋值、阻塞赋值、模为 60 的 BCD码加法计数器 、模为 60 的 BCD码加法计数器、BCD码—七段数码管显示译码器、用 casez 描述的数据选择器、隐含锁存器举例 ，特别是模为 60 的 BCD码加法计数器，这是我目前发现的最优源代码，应用于解码器领域。-This source code is based on the Verilog language def
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电子密码锁
功能如下:
l、按键接口的设计
包括：
1）键盘扫描电路
2）弹跳消除电路
3）键盘译码电路
4）按键存储电路
2、密码锁的控制电路设计
包括：
1）按键的数字输入、存储及清除
2）功能按键的功能设计
3）移位寄存器的设计与控制
4）密码清除、变更、存储、激活电锁电路
5）密码核对、解除电锁电路
3、输出七段显示电路的设计
包括：
1）数据选择电路
2）BCD对七段显示译码电路
3）
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用vhdl语言编译一个码制转换
四位二进制->BCD码，然后将BCD码->七段显示器码。
（1）当输入为0~9的数时，其十位数为0，个位数=输入。
当输入为10~15的数时，其十位数为1，个位数=输入-10。
（2）然后将十位和个位的BCD码转换为七段显示码
-Vhdl language used to compile a binary code system conversion of four-> BCD code, then BCD code->
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3位BCD码的计数显示电路。BCD码计数电路从0计到9然后返回到0从新计数。3位BCD码计数器可以实现从0到999的十进制计数。要将计数过程用七段显示LED数码管显示出来，这里采用动态分时总线切换电路对数码管进行扫描，对数码管依次分时选中进行输出计数的个、十、百位的数据。-3 BCD code count display circuit. BCD code counting circuit count from 0 to 9 and then back to 0 from the new cou
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Create a VHDL code representation of a BCD-to-Seven segment decoder. bcd 7 segment
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用VHDL语言设计计数显示电路。设计输出为3位BCD码的计数显示电路。由三个模块构成：十进制计数器（BCD_CNT）、分时总线切换电路（SCAN）和七段显示译码器电路（DEC_LED）-VHDL language to count the display circuit. The design output for display circuit 3 BCD count. Consists of three modules: the decimal counter (BCD_CNT), time
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七段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA\CPLD中来实现。本实验作为7段译码器，输出信号LED7S的7位分别是g、f、e、d、c、b、a，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别为1、1、0、1、1、1、0、1。接有高电平段发亮，于
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频率计设计的各个模块连接的总程序，即把分频器、控制器、计数器、闸门控制、锁存器、显示器都连接起来，测试频率范围为：10Hz～100MHz 第一档：闸门时间为1S时，最大读数为999.999KHz
第二档：闸门时间为0.1S时，最大读数为9999.99KHz
第三档：闸门时间为0.01S时，最大读数为99999.9KHz。
用六位BCD七段数码管显示读数。-The various modules connected to the total program, frequency
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vhdl bcd to seven segment
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vhdl seven segment to bcd 4 bit
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