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jifenlvboqi
- 为了解决软件无线电通信系统中频采样之后的极大数据量在基带处理部分对DSP计算的压力,常采用多速率处理技术.多速率处理过程中需要使用积分梳状滤波器、半带滤波器和高阶FIR滤波器.在分析了积分梳状滤波器的结构和特性的基础上,阐述了多级CIC滤波器一种高效的FPGA实现方法,该方法的正确性和可行性通过Quartus Ⅱ的时序仿真分析得以验证,实际中可以推广应用.-In order to solve software-defined radio communications system after I
shiyanbaogao
- 实验报告 计算机组成原理 启停、时序电路实验-Principles of Computer Organization experimental report start and stop, timing circuit experiment
KeilCx51
- c51中实现时间的精确定时，在做精确时钟的软件调试中很重要。-c51 precise timing to achieve the time, doing precision clock software debugging is very important.
fpga_time_constraints
- 时序约束，可以优化FPGA的性能，是FPGA的高级应用-Timing constraints, you can optimize the performance of FPGA is a high-level application of FPGA
1191287106529_xilinx
- 对自己的设计的实现方式越了解，对自己的设计的时序要求越了解，对目标器件的资源分布和结构越了解，对EDA工具执行约束的效果越了解，那么对设计的时序约束目标就会越清晰，相应地，设计的时序收敛过程就会更可控。-The design of their implementations more understanding of the design of their timing requirements more understanding of the target device resource d
multiclock_design
- 对自己的设计的实现方式越了解，对自己的设计的时序要求越了解，对目标器件的资源分布和结构越了解，对EDA工具执行约束的效果越了解，那么对设计的时序约束目标就会越清晰，相应地，设计的时序收敛过程就会更可控。-The design of their implementations more understanding of the design of their timing requirements more understanding of the target device resource d
51
- 51中断 讲的比较详细有时序，c，汇编还有电路图。-51 interrupt talking in more detail with timing, c, there are circuit assembly.
com_for_Auto
- 自动检测80C51 串行通讯中的波特率 本文介绍一种在80C51 串行通讯应用中自动检测波特率的方法。按照经验，程序起动后 所接收到的第1 个字符用于测量波特率。 这种方法可以不用设定难于记忆的开关，还可以免去在有关应用中使用多种不同波特率的 烦恼。人们可以设想：一种可靠地实现自动波特检测的方法是可能的，它无须严格限制可被确 认的字符。问题是：在各种的条件下，如何可以在大量允许出现的字符中找出波特率的定时间 隔。 -Automatic detection of bau
VerilogHDL_tuxiang
- 介绍一种用于卫星姿态测量的CMOS图像敏感器--STAR250的时序驱动信号，并使用Verilog HDL语言设计驱动时序电路。经布线、仿真、测试后验证了驱动信号的正确性。 -Introduce a measurement for the satellite attitude CMOS image sensor- STAR250 timing drive signals, and use the Verilog HDL language design-driven sequential circ
cQianHuiBian
- 在微机实验系统中，可用C语言来简化程序的编写，而有些子程序需要用汇编语言来编写，如一些对时序要求较高的程序，或者要通过汇编来访问微机接口。本实验就如何使用turbo C调用汇编语言作出探讨。-In the computer simulation, the system can be used C language to simplify the procedures for the preparation of, and some assembly language subroutines ne
TypingGame
- 打字游戏设计 采用DOS功能调用（INT21H）中的AH=2CH得到系统时间，系统时间除模26得随机数，在此基础上加上基准字母，就可以得到随机字母。再利用BIOS功能调用中的INT10H AH=02H、06H、09H、0AH就可以控制字母的下降及判断字母的正确与否。利用8253的方式2进行计时和8259A中断就可以控制每10分钟打印，而打印则采用并行接口芯片8255A与中断芯片8259A以中断方式打印。-Typing game design using DOS function calls
design_a_stopwatch_using_VHDL
- 设计一个可以顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S，用三位数码管显示，用三个发光二极管正确显示以下状态：倒计时状态、顺计时状态、待机状态-Designed to be a cis-timing and countdown stopwatch. Required time ranges from 00.0S ~ 99.9S, with three digital tube display, with three light-emitting diode display cor
Design_of_multi-functional_sports_stopwatch
- 设计一个可以顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S，用三位数码管显示。用VHDL语言-Designed to be a cis-timing and countdown stopwatch. Required time ranges from 00.0S ~ 99.9S, with three digital tube display.
SoftwareEngineeringChattingroom
- 软件工程课程设计报告，包括具体的需求分析和个各类的时序图-Software engineering curriculum design reports, including the specific needs analysis and timing diagram of various types of
szjdyccs
- 针对数字信号通过基带系统远程传输问题, 分析了对信号进行编码和频谱变换的原理。在系统结构设计的基础上, 重点介绍了采用FPGA 编程实现基带信号编码、频谱变换、位定时提取的过程, 给出了关键环节的仿真波形。利用伪码对实际系统进行了测试, 证明能可靠地完成基带信号的传输。-For digital signal through the base-band system long-distance transmission problem, analysis of the signal coding
DS18B20
- 详细描述了DS18B20的特性。读写时序等-A detailed descr iption of DS18B20 features. Read and write timing, etc.
dalingxitong
- 本系统具有以下功能： 1）具有自动定时打铃控制功能“Auto”，打铃时间与桂林航天工业高等专科学校作息时间同步，铃声长度15秒； 2）具有手动打铃功能“shoudo*”，铃声长度可分为长铃“long”15秒、短铃“short”5秒和任意长短； 3）具有禁铃功能“ALARM Disabled”，此时自动打铃功能关闭； 4）具有日历、时钟功能，时钟显示范围为“00：00：00”到“23：59：59”；日历显示范围为“00/01/01”到“99/12/31”即2000年1月1日到209
Timing_Closure_Cadence
- Cadence的关于Timing Closure（时序收敛）的ppt-Cadence s ppt for Timing Closure
clock-serial
- *硬件连接：PTA-HD44780data,PTC0-RS,PTC1-RW,PTC2-E * *程序描述: 1.以串行中断方式接收从PC机发送来的时钟启 * * 动信号56H和时间值 * * v11:11:11:11表示11:11:11 * * 2.以定时中断方式实现实现1秒的定时 * * 3.以串行接受中断方式接受从PC机发送来的时 * * 钟停止信号57H并向PC方发送当前的时钟数据 * *使用模块: 定时模块、串行通信模块及LCD模块 * -* Hardwa
STUDENTS_SCORE
- Specifications 1. Top module name :SS (File name : SS.v) 2. Input pins: CLK, RESET, IN_VALID, INPUT [6:0] - 2 - 3. Output pins: OUT_VALID, OUTPUT [6:0] 4. Synchronous active high RESET is used, and no latch design is allowed. 5. All input