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搜索资源列表

  1. binary_to_decima

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  2. 8位全加器的VHDL描述,可用MAX+plusⅡ运行测试-8-bit full adder of the VHDL descr iption,MAX+ plus Ⅱ can be used to run test
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:524
    • 提供者:naf
  1. chap3

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  2. 全加器和记数器的测试文件,可直接用于modsim测试-Full adder and counter test documents, can be used directly in testing modsim
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:5336
    • 提供者:5656
  1. FADDER_2

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  2. 32位全加器 在querters II 下面运行成功 仿真 验证均已成功-32-bit full adder at querters II following the success of simulation runs have been successful
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:6292
    • 提供者:tangkai
  1. add

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  2. 4位全加器设计,包含半加器构成全加器,由全加器构成4位全加器及其拓展-4bits
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:176988
    • 提供者:jathe
  1. full_adder

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  2. 八位全加器,实现自动加法,哈哈哈,大家共享-hello
  3. 所属分类:assembly language

    • 发布日期:2017-04-17
    • 文件大小:208625
    • 提供者:小明
  1. f__adder

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  2. 全加器,半加器,或语句,三个建在一个文件中就可以用了-Full adder, half adder, or statement, three built in one file can be used
  3. 所属分类:Windows Develop

    • 发布日期:2017-04-12
    • 文件大小:875
    • 提供者:hu123
  1. bitadder

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  2. 一位全加器,VERILOG实现,包括测试文件,测试可用,欢迎下载,共同学习-A full adder, VERILOG implementation, including test papers, test available, please download, a common study
  3. 所属分类:Other systems

    • 发布日期:2017-04-10
    • 文件大小:1185
    • 提供者:wangdali
  1. fulladder

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  2. 一个全加器的systemc代码,包括模块的定义以及测试平台-A source code about full adder using systemc language , including the definition of modules as well as the test platform
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-13
    • 文件大小:2224
    • 提供者:刘飞阳
  1. 8WEIQUANJIAQI

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  2. 8位全加器的VHDL语言描述,有需要的顶一下。-8-bit full adder described in the VHDL language, there is a need to click the top.
  3. 所属分类:Document

    • 发布日期:2017-04-26
    • 文件大小:117540
    • 提供者:goujinxing
  1. fadder

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  2. 利用两个半加器来组成的全加器,是简单的vhdl语言入门-The use of two and a half adder to form the full adder is a simple entry-vhdl language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:815
    • 提供者:rosebud
  1. myf_adder

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  2. 用例化语句和case语句编写的全加器的VHDL描述。-Of statements were prepared using the full adder of the VHDL descr iption.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:64774
    • 提供者:杨晴飞
  1. afulladder

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  2. 1位全加器 可以进行1位的二进制码的加法 想进行改进 改为4位或8位的全加器代码-A full adder can be an addition of the binary code would be changed to improve the 4 or 8-bit full adder code
  3. 所属分类:Document

    • 发布日期:2017-04-13
    • 文件大小:1556
    • 提供者:dumin
  1. fulladder

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  2. 这是一个基于嵌入式的利用硬件高级描述语言编写的全加器程序,可以满足二进制全加的功能。-This is a use of embedded hardware-based high-level language to describe the All-Canadian program to meet the functions of the binary full adder.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:183632
    • 提供者:liugang
  1. add

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  2. 一位全加器源码实现了MAX及其一系列器件实现全加的功能-A full adder and its source code to achieve the MAX series of devices to achieve the functions of the All-Canadian
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:13586
    • 提供者:yigezi
  1. halfadder

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  2. 实现全加器的不可或缺的东西,半加器,功能就是为了全加器做好准备-halfadder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2232
    • 提供者:xiaopeng
  1. adder

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  2. 全加器,用fpga语言编写的,可实现数字电路技术中的全加器的功能,符合逻辑原理图。-adder
  3. 所属分类:source in ebook

    • 发布日期:2017-04-14
    • 文件大小:3277
    • 提供者:xiaopeng
  1. hadder

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  2. 这是一个8位全加器,利用vhdl完成了电路的构成,-this is a 8 bit adder,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:158550
    • 提供者:朱金涛
  1. cd4000x

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  2. CD4000 双3输入端或非门+单非门 TI   CD4001 四2输入端或非门 HIT/NSC/TI/GOL    双4输入端或非门 NSC   CD4006 18位串入/串出移位寄存器 NSC   CD4007 双互补对加反相器 NSC   CD4008 4位超前进位全加器 NSC   CD4009 六反相缓冲/变换器 NSC   CD4010 六同相缓冲/变换器 NSC   CD4011 四2输入端与非门 HIT/TI   CD4012 双4输入端与非门
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-11
    • 文件大小:2422625
    • 提供者:徐科峰
  1. quanjiaqi

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  2. 4 级流水方式的8 位全加器-Way flow of 4 full adder 8. . . . . .
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:605
    • 提供者:lzndcb
  1. Adder4

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  2. 本设计是设计了一个4位全加器的内容,是由4个一位全加器串联而成的-The design is to design a full adder 4 content, is one of four full adder in series from the
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:4563
    • 提供者:吕开华
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