搜索资源列表
State_Machine
- 状态机的VHDL实现，在quartus-ii7.2上测试通过，文件包括米利状态机，摩尔状态机，ADC0809的状态机实现，序列检测器和定时去毛刺的状态机实现。-State machine code in VHDL,successfully tested in quartus-ii7.2,the file contains mealy state machine,moore state machine,ADC 0809 and sequence detector achieved in state
Lab17_seq_detect
- 一个序列检测器，在时钟的每个下降沿检查数据。当检测到输入序列 din 中出现 1101 或 0110时，输出 flag 为 1，否则输出为 0。 （1）当cs = 1，wr 信号由低变高（上升沿）时，din 上的数据将写入由 addr 所指定的存储单元 （2）当cs = 1，rd = 0时，由 addr 所指定的存储单元的内容将从 dout 的数据线上输出。 -A sequence detector, check the data in each clock falling edge. Wh
schk
- 用状态机实现序列检测器的设计，熟悉用状态机设计各种序列检测器的思路和方法-Sequence detector state machine design, familiar with the ideas and methods of the various sequence detector state machine design
state
- verilog 应用状态机设计的序列检测器-verilog ，state machine
Sequence-detector
- VHDL环境下编写的序列检测器，当检测到设定序列时，硬件的提示灯会亮，也会发出警示音。-Sequence detector written in VHDL environment, when detected, set the sequence, the light will also alert tone hardware tips.
Sequential-detection
- 序列检测器的vhdl设计（用状态机实现序列检测器的设计，了解一般状态机的设计与应用。）-Sequential detection
schk
- 熟悉用状态机设计各种序列检测器的思路和方用状态机实现序列检测器的设计-Familiar with the various sequence detector state machine design thinking and to use the state machine to achieve the design of the sequence detector
s101
- 用VHDL语言，设计一个“101”序列检测器，双过程描述编写-VHDL language, to design a dual procedure describes the preparation of "101" sequence detector.
m_seq
- 产生长度为15的M序列，将m序列产生的数据作为输入，送入一个序列检测器，该序列检测器在检测到连续的“1010”时，送出一个时钟周期宽度的指示信号-15 m_sequence ,and can test"1010"
10101-sequence-detector
- 课程设计之10101序列检测器的Verilog 实现-10101 sequence detector
The-state-machine-sequence-detector
- 状态机实现序列检测器。设计一个一个左移移位寄存器，用硬件设备上的两个拔码开关，预置一个8位二进制数作为待检测码，随着时钟逐步输入序列检测器，8个脉冲后检测器输出结果。-The state machine sequence detector. Design a left shift register, two on the hardware DIP switch and preset an 8-bit binary number as to be detected code, as the clo
xu-lie-jiance-qi
- 序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。 状态机的工作方式就是根据控制信号按照预先设定的状态进行顺序运行。本实验就是要求当检测器收到一组二进制码后，如果这组码与检
Sequence-detector
- 序列检测器,检测(1110010)比较基础的检测器,可在此基础上进一步练习并改进.-Sequence detector, (1110010) The basis of comparison of the detector, on this basis, further practice and improve.
lock
- 序列检测器（密码锁）初始密码是"11100101".-Coded lock
sequence-detector
- 序列检测器的设计与实现。功能要求：检测器有一个输入端X，被检测的信号为二进制序列串行输入，检测器有一个输出端Z，当二进制序列连续有四个1时，输出为1，其余情况均输出为0。如：X：1101111110110，Z：0000001110000。 -Design and Implementation of the sequence detector. Functional requirements: the detector has an input terminal X and the dete
work
- 这里面包含了从易到难的6个很经典的verilog例子，有序列检测器，3位乘法器，数字报表等-It contains from easy to difficult six very classic verilog example, a sequence detector, three multiplier, digital statements, and so on
xulie
- 序列检测器 用于BASYS2板子 教学用-this is a xulie checker
aa
- 这个程序就是序列检测器的vhdl实现，真麻烦啊-This program is the sequence detector vhdl achieve real trouble
detector
- 序列检测器，实验题第一题，懂的人都懂得，可以实现对1101的检测，使用状态机-Sequence detector
sequence
- 利用Basys2 FPGA 开发板实现简单的序列检测器-Basys2 FPGA development board to achieve a simple sequence detector