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组成原理课程设计--微程序控制器的设计完整报告
- 首先利用实验系统COP2000具有完全开放的特性，由学生自行设计控制器微指令格式及定义，重新设计指令系统，要求该指令系统能够实现数据传送，进行加、减运算和无条件转移，具有累加器寻址、寄存器寻址、寄存器间接寻址、存储器直接寻址、立即数寻址等五种寻址方式。 其次了解EDA扩展板功能，自学并掌握相关EDA技术，以实现EDA控制。-the first to use experimental system with a completely open COP2000 characteristics, de
dianzizhong
- 这是我在学习过程中编的数字钟的原程序,含各种时钟模块,以及计数器,累加器等,可以直接下载,已经编译通过!-This is my learning process in the middle of the 10-minute program, containing various clock module and the counter, accumulator, and can download, compile!
FPGAprogram5
- 数控振荡器的频率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL语言描述，集成在一个模块中，提供VHDL源程序供大家学习和讨论。 -NC oscillator frequency control word register, phase control word register, and processing instruments used accumulator can be used VHDL descr iption, in an integrated modules
acc32bit 本设计为32位数字相位累加器
- 本设计为32位数字相位累加器，门级描述的Verilog代码。其中，acc32bit.v为顶层文件，full_add1.v为一位全加器的门级描述模块，flop.v为触发器的门级描述模块。-The design for the 32-bit digital phase accumulator, gate-level descr iption of the Verilog code. Which, acc32bit.v as top-level file, full_add1.v as a full
accumulator.rar
- 实现累加器的verilog源码，广泛应用在通信电路设计中,The realization of accumulator Verilog source, widely used in communication circuit design
DDS.rar
- 自己在Quartus下用VHDL编写的一个DDS程序。包括寄存器，累加器，波形存储器,In Quartus using VHDL procedures for the preparation of a DDS. Including the register, accumulator, waveform memory
multiplier-accumulator(vhdl)
- 用VHDL语言描述和实现乘法累加器设计,4位的被乘数X和4位的乘数Y输入后，暂存在寄存器4位的寄存器A和B中，寄存器A和B的输出首先相乘，得到8位乘积，该乘积再与8位寄存器C的输出相加，相加结果保存在寄存器C中。寄存器C的输出也是系统输出Z。(原创，里面有乘法部分和累加部分可以单独提出来，很好用) -With the VHDL language to describe the design and realization of multiplier-accumulator, four of
4位乘法累加器
- 4位乘法累加器，有需要的下吧，其他位的可以自行修改~-Multiplication accumulator 4
leijiaqi
- 累加器，一个加法器和一个寄存器构成的累加器，其用途是用于DDS技术的相位累加器 -ACC
CPU
- cpu累加器。主要用于在RISC_CPU设计中的累加器module中，同时还包含cpu的其他模块-cpu accumalation
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- 研制一台性能如下的实验计算机。 （1） 具有键盘和打印机两种外部设备。 （2） 外设和内存统一操作指令，程序查询法使用外设。 （3） 运算器采用单累加器多通用寄存器结构。 （4） 操作数寻址方式有： 直接地址寻址 立即数寻址 寄存器直接寻址 寄存器间接寻址 （5） 指令系统至少含有以下指令： -Development of the performance of a computer experiment is as follows. (1) with
addstruncate
- 乘-累加电路 包含函数检测累加器溢出后造成错误-X- accumulation accumulator circuit includes overflow detection function resulting from an error
dds_easy
- 直接频率合成DDS模块的ise工程，可以直接下载，在Spartan3/Spartan3E上验证通过。该DDS模块可以产生双通道的不同频率的正弦波，也可以产生同频的任意相位差的相移波形。本模块累加器位数为32位，可以产生12位相位精度12位量化精度的正弦波。该设计例化一个Block Ram，为节省储存空间仅需要储存1/4周期的数据。根据需要，可以重新修改数据，改变波形。-DDS direct frequency synthesizer module ，ise project, can be dir
mips
- 实现了一个简单的微处理器的功能,l里面有累加器，加法器，寄存器-adgfdhgjjj jdhjhgdkhgjhgjhgkjhgkgkh
leijia
- 二进制累加器：实现多个二进制数累加，有复位，按键防反弹等功能（每按一次作一次累加，累加数由若干位开关表示，结果由若干位LED输出。-Binary accumulator: accumulation of multiple binary number, there are reset, key features such as anti-bounce (each time I press to make a cumulative, accumulate a number by a number o
DDS1
- 直接数字频率合成器（Direct Digital synthesizer）是从相位概念出发直接合成所需波形的一种频率合成技术。一个直接数字频率合成器由相位累加器、加法器、波形存储ROM、D/A转换器和低通滤波器（LPF）构成-Direct digital frequency synthesizer (Direct Digital synthesizer) is the concept of direct synthesis from the requirements phase of a wav
用verilog编写的sigma-delta adc例子
- 累加器实现艾哈空间哈卡哈尽快啊哈卡哈卡快捷回复哈哈哈看(Accumulator implementation)
addcontrolk
- 累加器，适用于数字频率合成器的时钟模块，输出一个阶梯状的信号(Accumulator is suitable for the clock module of the digital frequency synthesizer, and outputs a ladder like signal.)
流水线乘法累加器设计
- 调用寄存器LPM,流水线加法器LPM,流水线乘法器LPM等模块实现一个8位流水线乘法累加器。(Call a register LPM, pipelined adder LPM, pipeline multiplier LPM and other modules to achieve a 8 bit pipelined multiplication accumulator.)
Signal
- 基于FPGA的DDS相位累加器，连接至存有波形数据的rom后再接至DA可以输出对应的波形(abcdefghijklmnopqrstuvwxyz)