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  1. vcs_simulation_mannual(Edition

    1下载:
  2. VCS-verilog compiled simulator是synopsys公司的产品.其仿真速度相当快,而且支持多种调用方式.该文档是一个不错的使用指南.,VCS-verilog compiled simulator is the Synopsys company s products. Its simulation at a fairly rapid pace, and support multiple call mode. This document is a good guide.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:174.63kb
    • 提供者:morisun
  1. oc_i2c_master.rar

    1下载:
  2. 这是一个I2C的IP。直接拷到altera公司的相应软件的目录下,即可应用。,This is an I2C of IP. Kaodao altera directly corresponding software company directory, can be applied.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:191.95kb
    • 提供者:小杨
  1. usb11.rar

    1下载:
  2. 基于verilog HDL的一个USB 1.1的IP 核,内有详细文档说明。,Verilog HDL based on a USB 1.1 of the IP core, which has detailed documentation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:405.22kb
    • 提供者:戴求淼
  1. ISA.rar

    1下载:
  2. pc104代码,这是本人调通过的。标准ISA通信接口,用VHDL编写,pc104 code, This is my tune adopted. ISA standard communication interface, using VHDL prepared
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-22
    • 文件大小:6.37mb
    • 提供者:fengsheng
  1. USB2.0IP.rar

    1下载:
  2. 完整的用VERILOG语言开发的USB2.0 IP核源代码,包括文档,Complete Verilog language developed by USB2.0 IP core source code, including documentation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:202.04kb
    • 提供者:陈润
  1. sram读模块基于FPGA的实现

    1下载:
  2. sram读模块基于FPGA的实现 verilog源代码,sram
  3. 所属分类:VHDL编程

    • 发布日期:2017-03-24
    • 文件大小:942byte
    • 提供者:zhongjian
  1. sync(shipintongbuxinhao).rar

    1下载:
  2. 基于QuartusII环境下以模块化的形式做成的视频复合同步信号。,QuartusII-based environment to create the form of modular composite video sync signal.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:397.31kb
    • 提供者:邵捷
  1. decode.rar

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  2. 基于VHDL语言的循环码编码器的程序,以一个(15,6)循环码为例,VHDL language based on the cycle of the program code encoder to a (15,6) cyclic code as an example
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-05-21
    • 文件大小:230.5kb
    • 提供者:张皓
  1. hssdrc_latest.tar.gz

    1下载:
  2. HSSDRC IP core is the configurable universal SDRAM controller with adaptive bank control and adaptive command pipeline. HSSDRC IP core and IP core testbench has been written on SystemVerilog and has been tested in Modelsim. HSSDRC IP core is li
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:414.7kb
    • 提供者:Arun
  1. squareroot.rar

    1下载:
  2. vhdl源代码,可以开16比特的平方根,算法简单,速度快,this is a vhdl code for square root
  3. 所属分类:VHDL编程

    • 发布日期:2012-11-22
    • 文件大小:1.21kb
    • 提供者:lei
  1. verilog.rar

    1下载:
  2. 《数字信号处理的FPGA实现》(第二版)光盘verilog代码," The FPGA digital signal processing to achieve" (second edition) CD-ROM code verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-08-25
    • 文件大小:322.91kb
    • 提供者:王昊
  1. FPGA.rar

    1下载:
  2. 24秒倒计时设计用于专业篮球比赛有说明和一系列程序代码,24 seconds countdown designed for professional basketball game and a series of procedures has made it clear that the code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-10
    • 文件大小:9.29kb
    • 提供者:米虫
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