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  1. MoblieSafe

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  2. 安卓开发,模仿手机卫士,功能比较全,有一点bug-Andrews development, imitation mobile guards, a little bug
  3. 所属分类:android

    • 发布日期:2017-06-20
    • 文件大小:30.57mb
    • 提供者:高国明
  1. clock

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  2. 用VHDL 语言设计数字钟,实现在数码管上显示分钟和秒,并且可以手动调节分钟, 实现分钟的增或者减。该设计包括以下几个部分: (1)分频电路的设计,产生1Hz 的时钟信号,作为秒计时脉冲; (2)手动调节电路,包括“时增”“时减”“分增”“分减”。 (3)时分秒计时电路。 (4)7 段数码管显示电路。 将 SW1 和SW2 初始状态均置为高电平。拨动开关SW1 到低,分钟进行加计数,秒停 止计数,当计数到59 时,从00 开始重新加计数,将SW1 拨动到高时,在当前状
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:484.13kb
    • 提供者:panda
  1. sin_en

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  2. DDS 由相位增量器,相位累加器,量化器以及正余弦查找表四部分组成。 相位累加器每一周期会累加上固定的相位值,然后从查找表中找到对应的数值。-DDS by the phase increment, phase accumulator, quantizer and sine and cosine lookup table of four parts. The phase accumulator accumulates a fixed phase value for each period,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-13
    • 文件大小:2.59mb
    • 提供者:panda
  1. Firefly_test

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  2. 一种新颖人工智能萤火虫群优化算法测试代码-Artificial intelligence swarm optimization algorithm test code
  3. 所属分类:AI-NN-PR

    • 发布日期:2017-04-12
    • 文件大小:1.26kb
    • 提供者:None
  1. placeUEuni

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  2. LTE开源系统蜂窝网基站用户均匀分布部署-Cellular network UE uniform distribution
  3. 所属分类:3G develop

    • 发布日期:2017-04-12
    • 文件大小:1.08kb
    • 提供者:None
  1. traffic-light

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  2. (1) Divid 模块:1Hz 分频模块,开发板提供50MHz 的系统时钟,而该设计交通灯 转换以秒为计时单位,对50MHz 分频得到1Hz 脉冲信号。 (2) Divid_200 模块: 200Hz 分频模块,用于产生动态扫描模块的时钟。一个数码管 稳定显示要求的切换频率要大于50Hz,那么4 个数码管则需要50×4=200Hz 以上 的切换频率才能看到不闪烁并且持续稳定显示的字符,因而扫描频率设定为 200Hz。 (3) Control 模块:A、B 方向红绿灯控制
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:520.72kb
    • 提供者:panda
  1. placeUEsingle

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  2. LTE开源系统蜂窝网基站用户单个分布部署 -Cellular network single UE distribution
  3. 所属分类:3G develop

    • 发布日期:2017-04-12
    • 文件大小:999byte
    • 提供者:None
  1. placeUErand

    0下载:
  2. LTE系统蜂窝网基站用户UE随机分布部署 -Cellular network UE rand distribution
  3. 所属分类:3G develop

    • 发布日期:2017-05-05
    • 文件大小:5.03kb
    • 提供者:None
  1. VGA_disp

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  2. clk divid 模块为分频电路,对50MHz 系统时钟进行分频产生50M/7Hz 的像素时钟。VGA control 模块为VGA 显示控制电路模块,在像素时钟的驱动下首先产生行频信号,而后对行频信号进行分频产生58Hz 场频信号。由于VS 与HS 信号具有严格的时序匹配,即VS 信号必须为HS 信号的整数倍,以保证在场频信号有效期间,能够完整数行的扫描,本设计利用对行频信号进行计数分频来产生场频信号。-Clk divid module for the frequency circuit,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1.2mb
    • 提供者:panda
  1. Src2

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  2. Attitude Determination and Control system Software for UPSat
  3. 所属分类:Windows Kernel

    • 发布日期:2017-05-05
    • 文件大小:7.24kb
    • 提供者:Phito
  1. placeUEhot

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  2. LTE系统蜂窝网用户UE热点分布部署 -Cellular network UE hot spot distribution
  3. 所属分类:Post-TeleCom sofeware systems

    • 发布日期:2017-04-13
    • 文件大小:2.28kb
    • 提供者:None
  1. chengxu

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  2. 计算机控制课程设计——保温箱温度控制(实测有效)-Computer Control Curriculum design- incubator temperature control (measurement valid)
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-05-05
    • 文件大小:3.66kb
    • 提供者:WXY
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