资源列表
cordic
- 使用verlog语音实现cordic 算法，在DE2 115平台上已验证。(Implementation cordic algorithm)
Digital_clock
- 教程 基于FPGA的智能闹钟，控制NOKIA5110(Intelligent alarm clock based on FPGA, control N O K I A 5110)
实验二 DDS实验
- FPGA 实验程序 DDS 实验程序(FPGA PROCEDURE SHANDONG UNIVERSITY)
Synchronous FIFO
- 用16*8 RAM实现一个同步先进先出（FIFO）队列设计。由写使能端控制该数据流的写入FIFO，并由读使能控制FIFO中数据的读出。写入和读出的操作由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示(mplementation of a synchronous first in first out (FIFO) queue design with 16*8 RAM. A write FIFO that controls the data stream by writi
ug_altlvds
- altera lvds 官方使用指南 2016年8月15日版本(altera lvds 2016-8-15)
SystemVerilog
- 有三篇systemVerilog的经典书，对学习很有帮助(There are three classic books of SystemVerilog, helpful for learning)
uart_test
- 描述了利用spatran6系列的FPGA，进行串行异步通信的uart串口实现代码(Describes the use of spatran6 series of FPGA, serial asynchronous communication uart serial port to achieve the code)
pll_test
- 描述了利用spartan6系列FPGA，实现PLL锁相环的功能代码(Describes the use of spartan6 series FPGA, PLL PLL to achieve the functional code)
Greedy_snake
- 利用SPARTAN6系列的FPGA，实现开发一款基本贪吃蛇游戏，可在显示屏上游戏，采用verilog代码(Using SPARTAN6 series of FPGA, to achieve the development of a basic snake game can be on the screen game, using verilog code)
状态机
- 简单的状态机，按下按钮可在4个状态间进行切换(simple state machine)
加减法器
- 可实现两个4bit补码的加法及减法，有溢出提示(adder with overflow hint)
ex5
- FPGA测试频率，传统测频率,verilog语言，短程序，测频法测频率(using FPGA verilog language a short code for frequtents)