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  1. 小车

    0下载:
  2. 实现小车轨道寻迹,控制小车前进,后退等功能(Track car tracks, control the car forward, backward and other functions)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-12
    • 文件大小:852.44kb
    • 提供者:yg_sun
  1. The Complete Verilog Book (Vivek Sagdeo)

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  2. programming book verilog
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-24
    • 文件大小:5.09mb
    • 提供者:mani1
  1. comparator

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  2. COMPERATOR 2位比较器,含测试(COMPERATOR 2 bit comparator, including testbanch)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-27
    • 文件大小:1kb
    • 提供者:sunyp24
  1. verilog hdl教程135例

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  2. VERIOLOG 各个功能模块教程编写严谨。(VERIOLOG each function module tutorial, rigorous writing.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-19
    • 文件大小:166kb
    • 提供者:JIUJIUJIUGUA
  1. kcsj

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  2. 利用Verilog层次化设计的多功能数字时钟,可以调时,设置闹钟,仿广播台整点报时(The use of Verilog hierarchical design of multi-functional digital clock, you can set the alarm clock, similar to the broadcast station, the whole point of time)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-17
    • 文件大小:934kb
    • 提供者:SEEC
  1. FIR滤波器

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  2. STM32f407 DSP库应用 FIR滤波器 用示波器测试PA8,可以测出1Khz的正弦波。如果不是,修改PWM参数,使其正好为1Khz.(STM32f407 DSP library uses FIR filter Oscilloscope PA8 test, you can measure the sine wave of 1Khz. If not, modify the PWM parameter to make it exactly 1Khz.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-11
    • 文件大小:23.07mb
    • 提供者:jack5117
  1. CANNY

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  2. 对特定图片进行canny边缘检测。首先是高斯模糊,然后sobel算子处理,再局部极大值确定,最后阈值判断。(Canny edge detection for a particular picture. The first is the Gauss fuzzy, and then the Sobel operator is processed, and then the local maximum is determined, and finally the threshold is judged
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-19
    • 文件大小:7kb
    • 提供者:TonytheGreat
  1. led_test

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  2. 实现流水灯的控制verilog程序,源程序vivado 2015.4(Achieve water light control, Verilog procedures)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-14
    • 文件大小:7.1mb
    • 提供者:win1234
  1. mian

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  2. 系统上电后,数码管低五位显示00000,按下PLUSE按键,显示数值加1(After power on, the digital tube is low, five shows 00000, press the PLUSE button, display the value plus 1)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-18
    • 文件大小:1kb
    • 提供者:赵11
  1. 08_lwip

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  2. zynq7000 下 lwip例程,经过测试,好用(zynq7000 lwip program)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-11
    • 文件大小:52.34mb
    • 提供者:shelihuang
  1. seq

    0下载:
  2. 实现序列检测功能,新手编程,已经在modelsim里检验过了功能完整,内附模块化testbench(Sequence detection function, novice programming)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-18
    • 文件大小:2kb
    • 提供者:橙鸽
  1. DDS波形发生器

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  2. DDS波形生成器verilog语言书写(FPGA型号cy4以上)(DDS generate verilog)
  3. 所属分类:VHDL/FPGA/Verilog

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