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  1. day1

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  2. 《四则运算小计算器设计过程实录》day1(verilog HDL code for day1,7 .rar documents in total.For more code u can put ur eye on my account.)

  3. 所属分类：VHDL/FPGA/Verilog

  1. day2

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  2. 《四则运算小计算器设计过程实录》第二天相关程序。更多程序请点我的账号进行下载。(7 rar documents in total.more code on this book plz put a eye on my account.)

  3. 所属分类：VHDL/FPGA/Verilog

  1. day3

    0下载：
  2. 《四则运算小计算器设计过程实录》第三天相关程序。更多程序请点我的账号进行下载。(7 rar documents in total.more code on this book plz put a eye on my account.)

  3. 所属分类：VHDL/FPGA/Verilog

  1. i2c_latest.tar

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  2. i2c协议(i2c)

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-24
    • 文件大小：1.41mb
    • 提供者：lucky421

  1. 32bitvedic and square

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  2. 32 bit vedic multiplier documentation

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-24
    • 文件大小：1.04mb
    • 提供者：vysh

  1. MCDF

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  2. 设计一个多动能选择器，完整verilog代码(design a MCDF by Verilog Hdl)

  3. 所属分类：VHDL/FPGA/Verilog

  1. RegCPUData

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  2. 虽然FPGA实现并口输出是一个最简单的，但还是考虑用parameter的参数化方法来配置，这样在使用多个并口时，可以配置并口的宽度和并口的地址，应该更加方便。(Although FPGA parallel output is one of the most simple thing, but still consider using the parametric method to configure it, so that the use of multiple parallel port,

  3. 所属分类：VHDL/FPGA/Verilog

    • 发布日期：2017-12-19
    • 文件大小：1kb
    • 提供者：老工程师

  1. 2_key

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  2. 利用两个相差一个时钟周期的寄存器进行&~运算，进行下降沿的检测。可用于按键消抖等。(Two regs are used to detect xiajaingyan with &~, and it can be used to switch debounce)

  3. 所属分类：VHDL/FPGA/Verilog

  1. ex8_232

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  2. 这是一个用于自收自发的uart通讯代码，包括波特率设置模块、uart收发模块，上位机使用串口调试助手(Uart module is used to communite with PC in the way of spontaneous collection, including buad setting and transceiver. Upper computer is serial debugging assistant.)

  3. 所属分类：VHDL/FPGA/Verilog

  1. 3_8_decoder_20170407

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  2. 一个简单的38译码器程序，内附真值表，在本实验例程程序中用于Cyclone 2。(A simple program for 38 decoder.)

  3. 所属分类：VHDL/FPGA/Verilog

  1. user_first_fpga_20170620

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  2. 程序可实验开发板上LED循环点亮，且可通过按键控制流动速度，用到了PLL IP 和 计数器模块。(Program with LED flashing circuit uses PLL IP and counter. And extinction rate is controled by key.)

  3. 所属分类：VHDL/FPGA/Verilog

  1. FPGA_test_20170620_1

    0下载：
  2. 对50M的系统时钟进行分频处理，然后控制led的闪灭(Frequency divider controls led.)

  3. 所属分类：VHDL/FPGA/Verilog

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