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  1. 5_Gray_Mean_Filter

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  2. 均值滤波是典型的线性滤波算法,(Verilog HDL)设计所需的模块有: (1)带PLL的全局时钟管理模块 system_ctrl_pll.v (2)OV7725 COMS Sensor的初始化模块 i2c_timing_ctrl、I2C_OV7725_RGB565_Conofig (3)OV7725 COMS Sensor的视频信号采集模块COMS_Capture_RGB565 (4)SDRAM数据交互控制器Sdram_Control_2Port (5)VGA时序
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-11
    • 文件大小:8.48mb
    • 提供者:Keyonwho
  1. HDB3

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  2. 针对数字基带传输系统中HDB3信号的特点,采用基于FPGA的Verilog HDL语言,实现HDB3数字基带信号的编码器设计,共有插V、插B、单双极性变换模块,最终能在FPGA实现。-For digital baseband transmission system HDB3 signal characteristics, based on FPGA Verilog HDL language, designed to achieve HDB3 encoder digital baseband si
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-12
    • 文件大小:322.29kb
    • 提供者:丁一
  1. optisystem7.0P()

    0下载:
  2. optisystem7.0组件库的翻译文件 较为详实-Optisystem7.0 component library translation file is more detailed
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-18
    • 文件大小:102kb
    • 提供者:某某某
  1. sdram_ov7670_rgb_lcd_480272

    0下载:
  2. sdram_ov7670_rgb_lcd_480272是OV7670摄像头采集,通过LCD实时显示-Sdram_ov7670_rgb_lcd_480272 is a OV7670 camera acquisition, real-time display through LCD
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-13
    • 文件大小:17.04mb
    • 提供者:武学
  1. EDA_zuizhong

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  2. 乒乓球课程设计,按照乒乓球比赛的规则设计的,利用的是状态图的原理设计的-Table tennis course design, in accordance with the rules of the table tennis game design, the use of the state diagram of the principle of design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-12
    • 文件大小:4.22mb
    • 提供者:gao
  1. uart_rx_tx_ok

    0下载:
  2. 用于串口的接收和发送,不含校验位,直接将串口接受的数据进行发送,实现多字节发送和接收-It means for receiving and transmitting, excluding parity bit serial port, the serial data received directly transmitted, multi-byte transmission and reception
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-14
    • 文件大小:9.87mb
    • 提供者:卢文建
  1. uart

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  2. 本串口通信例程的功能主要演示AX516/AX545开发板的uart接收和发送的功能,在程序没有接收到PC机发来信息的时候,串口会不断的通过串口向PC机发送”Hello ALINX AX516”的信息。当用户从PC机发送数据给AX516/AX545开发板,程序接收到数据后会把数据从串口发回给PC,从而实现Loopback的功能。-The main function of this presentation uart serial communication routines AX516/AX545
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-12
    • 文件大小:4.68kb
    • 提供者:杨强
  1. led_test

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  2. 在例程中,我们要做的是流水灯实验,顾名思义就是要LED象流水一样的点亮,这样说吧,就是先单独点亮第一个,然后点亮第二个-In the routine, we have to do is water lamp experiments, as the name suggests is to water, like the LED is lit, so to speak, a first single lighting is the first, second and lighting
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-15
    • 文件大小:1kb
    • 提供者:杨强
  1. DDR3_SO_DIMM

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  2. 为FPGAddr3的IP核程序,实现ddr3芯片的读写操作-FPGAddr3 for the IP kernel program, the realization of DDR3 chip read and write operations
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-15
    • 文件大小:14.68mb
    • 提供者:李磊
  1. project

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  2. VHDL PROJECT FOR TAXI METER TARIFF CHANGING AND TIME AND PAYMENT CALCULATION
  3. 所属分类:VHDL-FPGA-Verilog

  1. sp6ex30

    0下载:
  2. 根据外部控制,产生不同的波形,正弦波、三角波、方波-According to external control, produce different waveforms, sine wave, triangular wave, square wave
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-12
    • 文件大小:16.44mb
    • 提供者:杨晓
  1. FIFOonFPGAtoUSB

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  2. 这个一个基于FPGA的FIFO的传输资料,可以用在USB的传输上,里面有视频有源代码,还有估计的设计,相关的文档说明等等。-The transmission of a data FIFO of FPGA-based, can be used on USB transmission, which has a video source code, as well as estimates of design, related documentation, and so on.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-15
    • 文件大小:12.07mb
    • 提供者:jav
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