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  1. FPGA-jisuanqi

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  2. 基于Verilog 语言的简易计算器的程序参考-design of jisuanqi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-15
    • 文件大小:16kb
    • 提供者:邴中言
  1. ADC0804

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  2. 使用Altera公司芯片编写的在quartus2下的verliog程序,改程序为DA芯片ADC0804的驱动,并将采样值现实在数码管上。程序模块化,可直接调用。-Using the Altera chip prepared under the quartus2 verliog program, change the program for the DA chip ADC0804 driver, and the sampling value of the reality in the digita
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-01
    • 文件大小:129.8kb
    • 提供者:songzhi
  1. PLJshiyan

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  2. Quartus环境下编写的FPGA测量频率的程序,测量精度高,测量范围为0-10MHZ,可将测量结果显示在数码管上。-Quartus environment prepared by the FPGA measurement frequency of the program, high measurement accuracy, measuring range 0-10MHZ, the measurement results can be displayed on the digital tube
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-11
    • 文件大小:6.95mb
    • 提供者:songzhi
  1. zonghe

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  2. Quartus环境下编写的FPGA综合测试程序,能实现频率测量,数码管显示,12864液晶显示,1602液晶显示,点阵扫描显示,AD采样程序,DA输出电压程序,可以通过拨码开关控制上述功能的分别实现,还可以通过遥控器实现上述功能的控制实现。-Quartus environment prepared by the FPGA integrated test program, to achieve frequency measurement, digital display, 12864 LCD, 1
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-12
    • 文件大小:11.29mb
    • 提供者:songzhi
  1. 16_sd_test

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  2. sd卡的测试工程 sd卡的测试工程 sd卡的测试工程-sd card testbench
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-11
    • 文件大小:2.07mb
    • 提供者:马森
  1. cortex_m0_mcu_system_synopsys

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  2. cortex m0 mcu system synopsys verilog code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-12
    • 文件大小:29.44kb
    • 提供者:陈显亮
  1. class11

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  2. uart串口发送模块,其中filter为按键消抖-Uart serial send module, where filter is the key to shake
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-14
    • 文件大小:2.21mb
    • 提供者:bh
  1. class12

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  2. uart串口接收模块,对接收的数据串转并-Uart serial port receiving module, the received data string and turn
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-12
    • 文件大小:2.26mb
    • 提供者:bh
  1. project_1

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  2. Creation of FPGA-based device. circuit represents a simple device, containing D Flip-Flop with optional asynchronous Reset inputs and AND logic gate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-13
    • 文件大小:200.5kb
    • 提供者:Tasko
  1. DEL_MEMDAC

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  2. memristor based digital to analog converter a prototype model vhdl code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-13
    • 文件大小:127.52kb
    • 提供者:divyaramkumar
  1. NOC_SIMULATION-OUTPUTS

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  2. this document consists of network on chip simulation screenshots and results
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-14
    • 文件大小:245kb
    • 提供者:divyaramkumar
  1. noc

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  2. this the final project report on VHDL development on noc-this is the final project report on VHDL development on noc
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-17
    • 文件大小:798kb
    • 提供者:divyaramkumar
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