资源列表
PLD_two
- PLD实验B组第二次实验，LCD1602显示学号，verilog语言-PLD experimental group B second experiment, LCD1602 display student number, verilog language
pldexp3_time
- PLD实验B组实验3，LCD1602动态显示时间，verilog语言-PLD experiment B group experiment 3, LCD1602 dynamic display time, verilog language
FPGA_Vision
- 该源码为基于FPGA的工业现场实时监控界面的设计，本模块可实际运用于FPGA工业应用场合，也可以作为FPGA设计的参考-The source code for the FPGA-based industrial real-time monitoring interface design, the module can be used in the actual application of FPGA industry applications, can also be used as a ref
FPGA_txt
- 该源码为基于FPGA所开发的TXT文本阅读器，本模块可运用于阅读器开发的实际运用中，并且可用作FPGA开发各类阅读器的模板框架-The source code for the development of FPGA-based TXT text reader, the module can be used in the practical development of the reader, and can be used as FPGA development of various types
145103015
- Verilog source code for using keypad module with zybo fpga board to take input and show output to onboard leds and led module connected to GPIO
fifofinal
- FIFO verilog学习时的基础编程练习。以8位输入，8位输出为例，输入输出采取不同时钟。 附加testbench。-first in first out
lmk04800 family controller
- VHDL code to configure lmk04800 family pll chips, that is well tested in 7-series FPGAs.
PS2_ctrl
- （1）对输入的时钟进行分频，得到190Hz 和25Hz 时钟信号，提供给其它模块作为时 钟输入； （2）键盘扫描模块：接收键盘的输入PS2C 和PS2D，并得到键盘扫描码xkey(15:0)； （3）数码管显示电路：将键盘扫描模块输出的扫描码显示在七段数码管。-(1) the input clock frequency division, get 190Hz and 25Hz clock signal, provided to other modules as the time
VGA_disp
- clk divid 模块为分频电路，对50MHz 系统时钟进行分频产生50M/7Hz 的像素时钟。VGA control 模块为VGA 显示控制电路模块，在像素时钟的驱动下首先产生行频信号，而后对行频信号进行分频产生58Hz 场频信号。由于VS 与HS 信号具有严格的时序匹配，即VS 信号必须为HS 信号的整数倍，以保证在场频信号有效期间，能够完整数行的扫描，本设计利用对行频信号进行计数分频来产生场频信号。-Clk divid module for the frequency circuit,
traffic-light
- （1） Divid 模块：1Hz 分频模块，开发板提供50MHz 的系统时钟，而该设计交通灯 转换以秒为计时单位，对50MHz 分频得到1Hz 脉冲信号。 （2） Divid_200 模块: 200Hz 分频模块,用于产生动态扫描模块的时钟。一个数码管 稳定显示要求的切换频率要大于50Hz，那么4 个数码管则需要50×4＝200Hz 以上 的切换频率才能看到不闪烁并且持续稳定显示的字符，因而扫描频率设定为 200Hz。 （3） Control 模块：A、B 方向红绿灯控制
sin_en
- DDS 由相位增量器，相位累加器，量化器以及正余弦查找表四部分组成。 相位累加器每一周期会累加上固定的相位值，然后从查找表中找到对应的数值。-DDS by the phase increment, phase accumulator, quantizer and sine and cosine lookup table of four parts. The phase accumulator accumulates a fixed phase value for each period,
clock
- 用VHDL 语言设计数字钟，实现在数码管上显示分钟和秒，并且可以手动调节分钟， 实现分钟的增或者减。该设计包括以下几个部分： （1）分频电路的设计，产生1Hz 的时钟信号，作为秒计时脉冲； （2）手动调节电路，包括“时增”“时减”“分增”“分减”。 （3）时分秒计时电路。 （4）7 段数码管显示电路。 将 SW1 和SW2 初始状态均置为高电平。拨动开关SW1 到低，分钟进行加计数，秒停 止计数，当计数到59 时，从00 开始重新加计数，将SW1 拨动到高时，在当前状