资源列表
Source-code-(all)
- direct sequence to generate sine code for altera
FIR
- 基于VHDL语言编写的FIR数字滤波器，要的速度-Finite Impulse Response
FPGA-high-precision-frequency-meter
- 基于FPGA的高精度频率计设计实验 展示数字存储示波器基本工作原理。 展示硬件测频和测周的基本原理。 在现有综合实践平台上开发DSO硬件频率计模块的方案及流程。 结合数据采集、存储和触发模块的FPGA代码。 FPGA代码完善DSO的频率计模块，实现高精度测频和测周功能。-FPGA-based high-precision frequency meter design experiments Demonstrate the bas
data_select4
- 四 路 数 据 选 择 器，从 四 路 数 据 选 择 一 路。-Quad data selector, all the way the four data.
coder_8_3
- 8 - 3 线 优 先 编 码 器 。高电平有效，高位到低位置位。高位优先级高于低位-8 3 line priority encoder. Active high, high to low bit. High priority than low
udpSender
- Module Ethernet UDPsender for spartan3E.
i2c
- I2C interface in VHDL
nios_16QAM_modu
- 在alter公司的fpga上实现了一个最小niosII软核系统，可以作为简单开发的基础工程-A minimum of niosII soft core system is implemented in alter s FPGA, can be used as the basis of simple project development
bdpsk
- 基于CPLD的bpsk的调制系统，可以作为简单的实现模型-CPLD modulation system based on BPSK, can be used as a simple implementation model
Antenova-(Legacy)
- Altium DEsigner Antenova libraries
Timer_New
- 数字时钟，24小时显示功能 但是清零有问题-Timer for vhdl
led_24_terminal
- 这是一段用VHDL语言写的24进制计数器，用数码管显示，我用了例化语句，分为24进制计数器模块，十位译码，个位译码，用cycloneII ep2系列实验板验证，能计数0~23。此程序还可以修改为100以内任何进制计数器。-This is a written in VHDL language 24 a binary counter, using digital tube display, I used the instantiated statements, divided into 24 hex