资源列表
cache
- 使用Verilog实现对cache命中判断的模拟-Use Verilog to realize the simulation of the cache hit judgment
cpu
- 单周期CPU，实现了部分简单指令，仿真模拟确认可行-Single-cycle CPU, to achieve some simple instruction, simulation confirm feasible
cpudan
- 单周期CPU，仿真模拟功能全部实现，确实可行-Single-cycle CPU, simulation function fully realized, indeed feasible
UART
- 已经过调试成功的fpga串口模块，verilog编写-Has been successful commissioning of fpga serial module, verilog write
UART_FPGA
- 可以多波特率设置，奇偶校验可以设置，verilog编写，经过调试成功的串口模块-Baud rate settings can be more, parity can be set, verilog written after the successful commissioning of the serial module
S18_UART_IN_HDL
- 带mif文件的，串口模块，verilog编写，经过检验的。-With mif files, serial module, verilog written proven.
LYZ
- 描述加法器 用vhdl进行性加法器的组合和输入输出-adderDescribe the adder
SPI
- VHDL SPI 用于实现SPI通信回传，方便大家学习交流，谢谢各位网友支持
Shift8
- VHDL 源码，希望大家多多交流，共同学习。谢谢各位网友的支持。
SPI_Wr_Rd
- VHDL 源码，希望大家多多交流，共同学习。谢谢各位网友的支持。
my_SMG_Fengzhuang
- FPGA 数码管接口例化编程，学习初级入门verilog编程技术-FPGA 数码管接口例化编程
ram256x8
- fpga 基础入门，ram256*8入门编程，Verilog例化编程