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multifunction_digita
- 基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码，其功能主要有：时间设置，时间显示，跑表，分频，日期设置，日期显示等-There FPGA-based design and implementation of multi-functional digital clock containing detailed Verilog HDL source code and its function are: time setting, time display, stopw
Verilog-RS232
- 本程序是在FPGA里面模拟RS232串口，并在已调试成功。-This procedure is simulated in FPGA RS232 serial port, and in the debugging success
counter
- 一个可选择的递增和递减的计数器，并进行了仿真验证-a counter can increase and decline,and simulation the function of the counter
2009511191253884-(1)
- 基基于fpga的1602点灯程序的源代码 于fpga的1602点灯程序的源代码- Kiki on fpga 1602 fpga lighting source code 1602 based lighting source code in fpga 1602 lighting source code
counter_16
- 基于ISE14.7开发的模16的计数器，使用的FPGA开发板为Spartan 3E Start Kit-Based on the development of mold counter ISE14.7 16, FPGA development board used for the Spartan 3E Start Kit
acdc_fpga
- 用于测量两个正弦信号之间的相位差，然后通过bus总线与430通信。-phrase bus
CoG
- Semi-functional FSM and ROM for Xilinx CPLD to drive ST7565R based off Digikey example
ex16
- 基于fpga的在彩屏上显示字母的程序，已包含彩屏的驱动。-word show
Prescaler-to-use-VHDL-design
- 本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设计，包括偶数分频、非 50 占空比和50 占空比的奇数分频、半整数（N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合，形成可使用的电路，并在 ModelSim 上进行验证。-This paper describes the use of examples prescaler to use VHDL design on FPGA/CPLD, i
module-dapeng
- 本代码基于FPGA实现了计时范围：00’00”00 ~ 59’59”99，显示的最长时间为59分59 秒的功能。数字秒表的计时精度是10ms。显示工作方式：a、用八位数码管显示读数 b、用两个按钮开关（一个按钮使秒表复位，另一个按钮控制秒表的启动/暂停）-This code based on FPGA to realize the timing range: 00 00 00 ~ 59 59 "99," according to the function of the maximum
FPGA1
- 基于FPGA的多路复用器，4通道8位带三态类型-Multiplexer, 4 channel 8 bits with three states type
FPGA2
- 基于FPGA的8位输入，3位输出高位优先编码器-Based on the FPGA 8-bit input, three output high priority encoder