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  1. vhdlclock

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  2. EDA设计实验,用VHDL编写的数字时钟代码,能显示分,秒,小时。根据所设置的频率不同,能够调整时间快慢。-EDA design of experiments, prepared by VHDL code digital clock showing the hours, seconds, hours. According to the frequency of different settings, time to adjust speed.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.62kb
    • 提供者:林怡
  1. fifolifo

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  2. fifo filo verilog 程序!先入先出数据存储器的程序和先入后出程序!-fifo filo verilog program! First in first out data memory of the program!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:742byte
    • 提供者:qixia
  1. NIOS_TFT

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  2. 用Quartus II 8.0(32bit),NIOS编译环境下,用TFT做的一个数码相框,附加原理图和veri-log程序代码-Using Quartus II 8.0 (32bit), NIOS compiler environment, TFT do with a digital photo frame, attached schematic and program code veri-log
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-02
    • 文件大小:13.73mb
    • 提供者:涂龙
  1. key

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  2. verilog键盘防抖程序,很有实用性 verilog键盘防抖程序,很有实用性-Reduction procedures verilog keyboard is very practicalReduction procedures verilog keyboard is very practicalReduction procedures verilog keyboard is very practical
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:287.22kb
    • 提供者:jack
  1. bpsk

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  2. 基于bpsk的vhdl语言编程与性能仿真-Based on the vhdl language bpsk programming and performance simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:200.62kb
    • 提供者:matt
  1. PWM256

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  2. Verilog 所寫的可程式 PWM 信號產生器. 特點是設定參數時不會產生Glitch現象. 包含二個 .do 檔給 model*sim 幫助編譯及模擬.-A PWM generator writing in Verilog. This module will generate glitch while changing the setting. Including 2 .do files which can help compiling and simulating in the model
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:1.94kb
    • 提供者:Andy
  1. Snake

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  2. This an implementation of snake game in VHDL for Spartan 3 board. It is composed of 5 vhdl files. The output of the system is a CRT monitor.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-22
    • 文件大小:7.2kb
    • 提供者:sanzihun1
  1. datashow

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  2. 本程序是一个用VHDL编写的数码管扫描显示控制器的设计与实现的程序,仅供学习。-This procedure is a VHDL prepared using digital tube scanning display controller design and implementation of procedures for learning.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:105.24kb
    • 提供者:lesslie
  1. SOPC

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  2. SOPC开发快速入门教程,很详细,是QUARTUSII 软件中的-SOPC Development Quick Start Guide, very detailed, is QUARTUSII software
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:1.94mb
    • 提供者:erin
  1. 8VGA

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  2. 基于FPGA EP1C6Q的八色VGA显示程序。已经通过调试可用。-Based on FPGA EP1C6Q the eight-color VGA display program. Have been available through the debugger.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:3.23mb
    • 提供者:ql
  1. sine-generator

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  2. 原创:采用VHDL语言编写的正弦信号发生器。rom采用quartus自带的lpm生成,可产生正弦波。更改rom内容可改变波形-Original: Using VHDL languages sinusoidal signal generator. rom using Quartus LPM s own generation, can produce sine wave. Rom content changes can change the waveform
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:660.21kb
    • 提供者:zzwuyu
  1. LMS-vhdl-coad-

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  2. 基于quartus的LMS 自适应滤波器代码,适合初学者 -The LMS adaptive filter based on quartus code, suitable for beginners
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:15.36kb
    • 提供者:jialiangquan
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