资源列表
用verilog编写的液晶显示程序
- 用verilog编写的液晶显示程序，已调试通过。 1、 本工程主要是设计一个LCD的控制模块，然后在LCD上显示想要显示的数据。 2、 通过JTAG口把LCD12864.sof下载到FPGA上，则LCD就会显示出要显示的数据。-Written liquid crystal display with verilog program has been through debugging. 1, this project is to design a LCD control module, a
Altera Quartus II 10.1最新破解文件
- Altera Quartus II 10.1最新破解文件，本人一直独家专用，X86和X64都有。-Altera Quartus II 10.1 latest crack file, I have been exclusively dedicated, X86 and X64 have.
FLASH存储器的读写程序
- 此源码为基于FPGA的使用VERILOG编写的FLASH存储器的读写程序。,The source code for the FPGA-based FLASH memory using the VERILOG prepared to read and write procedures.
用assign 语句描述的三态门
- 用assign 语句描述的三态门，三态双向驱动器，3-8 译码器，8-3 优先编码器等等,With the assign statement describing the three-state gate, three-state bi-directional drive, 3-8 decoder ,8-3 priority encoder, etc.
目前以太网PHY芯片是通过总线MDC/MDIO
- 目前以太网PHY芯片是通过总线MDC/MDIO，但是基本上是通过MAC芯片直接管理的，本代码实现了通过FPGA管理PHY。即由FPGA完成MII管理,At present, Ethernet PHY chip through the bus MDC/MDIO, but basically through the direct management of MAC chip, the code through the FPGA implementation management PHY. FPGA
RS232串口通信协议
- RS232串口通信协议，verilog实现，通过FPGA完全调通。,RS232 serial communication protocol, verilog achieved entirely through the FPGA transfer pass.
在六个数码管滚动显示自己的学号（六位）
- 在六个数码管滚动显示自己的学号（六位），每隔一定时间循环移位一次，学号为奇数则左移，学号为偶数则右移。间隔时间可由开关选择1秒，2秒，3秒和4秒。-In the six LED scrolling display their student number (six), rotate once every certain period of time, learning number is odd, then the left, student number is even, then the r
直流电机的verilog hdl 代码
- 直流电机的verilog hdl 代码，适合初学者参考,DC motor verilog hdl code, suitable for beginners reference
基于verilog HDL语言的电子钟
- 基于verilog HDL语言的电子钟，多功能电子时钟,Verilog HDL language-based electronic bell, electronic multi-function clock
verilog 128位 突发4. sdr fpga控制器
- verilog 128位 突发4. sdr fpga控制器,verilog 128 bit unexpected 4. sdr fpga controller
VHDL多功能时钟设计
- VHDL多功能时钟设计~~24小时制~带闹钟,VHDL design of multi-functional clock ~ ~ ~ 24 hours with alarm system
csa3
- carry save adder block3