资源列表
cnt10
- 输入 50MHz的时钟信号，输出5MHz的信号-Input 50MHz clock signal, and outputs the signal of 5 MHz
plj4
- 频率计，输入信号的频率最大不能超过9999Hz-Frequency meter, the input signal frequency maximum can not exceed 9999Hz
Solar-Heater
- 数字系统课程设计，基于VHDL的太阳能热水器智能控制系统，AD转换及接口部分需根据实际情况进行调整，代码内有标注。 功能： 可以即时获取水箱里的温度和水位； 可以通过控制系统，智能控制水箱里水的加热，以及保温； 当水箱水位很低时，可以智能加水，保证白天水箱的安全。 指标： 控制系统采用数码管以及二极管为显示界面。 其中数码管用于显示当前水箱温度、预设温度以及设置中的操作界面； 2个黄色二极管和8个绿色二极管用于显示当前水位以及加水状态；
booth_mul
- 流水式BOOTH乘法器，包含整个工程文件，用Quartus9编写打开。为8bit乘以8bit乘法器-Flow BOOTH multiplier, contains the entire project file, open with Quartus9 written. Multiplied for 8bit 8bit multiplier
fpq
- 分频器源码 LIBRARY IEEE USE IEEE.STD_LOGIC_1164.ALL ENTITY fpq IS PORT(clk:IN STD_LOGIC clk_out:OUT STD_LOGIC) END fpq ARCHITECTURE hh OF fpq IS CONSTANT m : INTEGER:= 5 SIGNAL tmp:STD_LOGIC BEGIN PROCESS(clk,tmp) V
VHDL8259_relize
- 一个使用vhdl语言实现中断控制器8259a的例子，注释很详细，经过quartus2验证成功-An example interrupt controller 8259a vhdl language, very detailed notes, after quartus2 verify success
NIOSII
- Nios2 多核心設計教學，大家參考-Nios2 multi-core design teaching, reference look
Multifunction-digital-clock
- 在quartus平台下利用Verilogyu语言编写的多功能数字钟，数字钟有定时、调时、闹钟、秒表等功能-Quartus platform the use of Verilogyu language multifunction digital clock, digital clock timing, tone, alarm clock, stopwatch functions
NIOS_uip_snapshot_sd
- 這個程式主要是實作，可經由browser發出請求從de2上取回影像(bmp/jpg)，取回影像同時會將該影像寫入sd卡 構架部分先將輸入影像取1/16至320x256，因為cpu不是很夠力，先在比較小的圖上做-This program is implemented, via the browser makes a request to retrieve images from de2 (bmp/ jpg), to retrieve images sd card at
clkdivverilog
- Verilog HDL 分频，特权同学的分频程序，是学习FPGA不可多得的入门程序！-Verilog HDL clock div
keyscanverilog
- 特权同学基于EPM240的入门实验的键盘程序-keyscan verilog HDL
johnsonverilog
- 特权同学的计数器实验程序，是学习EPM240不可多得的入门程序！-The privileged classmates counter the experimental program, learning EPM240 rare entry program!